数据传输装置、存储器控制装置和存储器系统制造方法及图纸

本发明专利技术涉及数据传输装置、存储器控制装置和存储器系统。该数据传输装置包括：第二存储器装置，其存储从第一存储器装置传输的数据；错误检测单元；错误校正单元；数据信息存储区域，其包括多个区域，多个区域用于存储第一存储器装置的第一存储器地址、第二存储器装置的第二存储器地址、表示是否在传输数据中检测到错误的错误信号和表示第二存储器装置中存储的数据在完成错误校正之后是否有效的有效信号；以及控制单元，其输出第二存储器有效地址，从第二存储器装置的第二存储器有效地址读取数据，并传输所读取的数据和第一存储器装置的与第二存储器有效地址相对应的地址。本发明专利技术在进行错误校正时仍能够降低数据传输延迟时间和数据传输所需时间。

【技术实现步骤摘要】

本专利技术涉及能够存取非易失性存储器等并具有错误校正功能的数据传输装置、存储器控制装置和存储器系统。
技术介绍
为了增加写入到存储器的数据的可靠性，使用图16所示的错误校正码(ECC)。特别是，在非易失性存储器中，如果在写入数据之后重复读取该数据或存储时间增加，则由于位损毁的原因，存储的数据可能劣化，或者不能读取正确的数据。为此，用于控制非易失性存储器的存储器控制器在写入数据的同时将错误校正码 (ECC)添加到写入数据，并在读取时进行错误检测和校正，由此提高数据可靠性。同时，如果在读取数据中出现错误，则错误的校正过程需要一定的时段，从而在校正完成之前难以从存储器控制器向外部输出数据，因而延迟了数据的输出。在这种情况下，如果存在随后的数据，则等待数据的输出。于是，数据读取性能降低。随着作为一类非易失性存储器的NAND闪速存储器在制造过程中逐年小型化，其数据可靠性下降。因此，存储器控制器需要具有更高校正能力的错误校正电路。然而，如图17所示，由于更高的错误校正能力或用于应用ECC的更大数据单位的原因，用于错误校正过程的时间增加。当在读取数据中出现错误时，进一步降低了数据读取性能。日本未审查专利申请公开公报No. 2000-57063披露了一种用于改善读取数据的性能的技术，在该技术中，设置多个缓冲器RAM，在进行错误校正的同时将下一数据读取到空的缓冲器。然而，在上述技术中，以从存储器读取的数据的顺序进行错误校正，并将数据传输到主机系统装置。因此，如果出现错误校正，则到主机系统的数据传输不可避免地受到延迟。
技术实现思路
鉴于以上问题，本专利技术期望提供一种即使在进行错误校正时仍能够降低数据传输延迟时间和传输数据所需时间的数据传输装置、存储器控制装置和存储器系统。根据本专利技术的实施例，提供了一种数据传输装置，所述数据传输装置包括第二存储器装置，其存储从第一存储器装置传输的数据，所述第一存储器装置存储附有错误校正码的数据；错误检测单元，其使用校正之前的数据和所述错误校正码来检测错误；错误校正单元，其基于来自所述错误检测单元的错误信息和错误检测信号获得错误位置，并基于错误位置信息和所述第二存储器装置的写入有含有错误的数据的地址来校正错误数据；数据信息存储区域，其包括多个区域，所述多个区域用于存储作为数据传输源的所述第一存储器装置的第一存储器地址、作为数据传输目的地的所述第二存储器装置的第二存储器地址、用于表示是否在传输数据中检测到错误的错误信号和用于表示所述第二存储器装置中存储的数据在完成所述错误校正之后是否有效的有效信号；以及控制单元，其输出第二存储器有效地址，所述第二存储器有效地址是所述第二存储器装置存储的数据中有效数据的存储器地址，所述控制单元从所述第二存储器装置的所述第二存储器有效地址读取数据，并且所述控制单元传输所读取的数据和所述第一存储器装置的与所述第二存储器有效地址相对应的地址。根据本专利技术的另一实施例，提供了一种存储器控制装置，所述存储器控制装置包括至少一个数据传输装置，其与第一存储器装置之间进行数据传输；及存储器控制器，其进行至少与主机设备之间的传输控制，其中，所述数据传输装置包括第二存储器装置，其存储从第一存储器装置传输的数据，所述第一存储器装置存储附有错误校正码的数据；错误检测单元，其使用校正之前的数据和所述错误校正码来检测错误；错误校正单元，其基于来自所述错误检测单元的错误信息和错误检测信号获得错误位置，并基于错误位置信息和所述第二存储器装置的写入有含有错误的数据的地址来校正错误数据；数据信息存储区域，其包括多个区域，所述多个区域用于存储作为数据传输源的所述第一存储器装置的第一存储器地址、作为数据传输目的地的所述第二存储器装置的第二存储器地址、用于表示是否在传输数据中检测到错误的错误信号和用于表示所述第二存储器装置中存储的数据在完成所述错误校正之后是否有效的有效信号；及第一控制单元，其输出第二存储器有效地址，所述第二存储器有效地址是所述第二存储器装置存储的数据中有效数据的存储器地址，所述第一控制单元从所述第二存储器装置的所述第二存储器有效地址读取数据，并且所述第一控制单元传输所读取的数据和所述第一存储器装置的与所述第二存储器有效地址相对应的地址，所述存储器控制器包括地址控制单元，其从所述主机设备接收读取命令、将读取逻辑地址转换成第一存储器物理地址、并将所述物理地址转换成逻辑地址；及传输控制系统，其在向所述主机设备输出数据时也传输逻辑地址，并在具有所述读取命令要求的大小的数据的传输完成时将用于表示数据传输完成的中断信号通知给主机。根据本专利技术的又一实施例，提供了一种存储器系统，所述存储器系统包括主机设备；第一存储器装置，其存储附有错误校正码的数据；及存储器控制装置，其进行所述主机设备和所述第一存储器装置之间的数据传输控制，其中，所述存储器控制装置具有至少一个数据传输装置，其与第一存储器装置之间进行数据传输；及存储器控制器，其进行至少与主机设备之间的传输控制，其中，所述数据传输装置包括第二存储器装置，其存储从第一存储器装置传输的数据，所述第一存储器装置存储附有错误校正码的数据；错误检测单元，其使用校正之前的数据和所述错误校正码来检测错误；错误校正单元，其基于来自所述错误检测单元的错误信息和错误检测信号获得错误位置，并基于错误位置信息和所述第二存储器装置的写入有含有错误的数据的地址来校正错误数据；数据信息存储区域，其包括多个区域，所述多个区域用于存储作为数据传输源的所述第一存储器装置的第一存储器地址、作为数据传输目的地的所述第二存储器装置的第二存储器地址、用于表示是否在传输数据中检测到错误的错误信号和用于表示所述第二存储器装置中存储的数据在完成所述错误校正之后是否有效的有效信号；及第一控制单元，其输出第二存储器有效地址，所述第二存储器有效地址是所述第二存储器装置存储的数据中有效数据的存储器地址，所述第一控制单元从所述第二存储器装置的所述第二存储器有效地址读取数据，并且所述第一控制单元传输所读取的数据和所述第一存储器装置的与所述第二存储器有效地址相对应的地址，所述存储器控制器包括地址控制单元，其从所述主机设备接收读取命令、将读取逻辑地址转换成第一存储器物理地址、并将所述物理地址转换成逻辑地址；及传输控制系统，其在向所述主机设备输出数据时也传输逻辑地址，并在具有所述读取命令要求的大小的数据的传输完成时将用于表示数据传输完成的中断信号通知给主机。根据本专利技术的上述实施例，即使在进行错误校正时，仍能够降低数据传输延迟时间和传输数据所需时间。附图说明图1表示通过应用本专利技术第一实施例的数据传输装置获得的存储器系统的结构。图2是表示本专利技术第一实施例的读取第一存储器装置并控制读取数据信息存储区域的过程的流程图。图3是表示本专利技术第一实施例的从外部读取第二存储器单元的数据的过程的流程图。图4A 图4E表示在读取本专利技术第一实施例的第一存储器装置期间读取数据信息存储区域的条件。图5是表示通过应用本专利技术第二实施例的数据传输装置获得的存储器系统的结构。图6表示NAND闪速存储器的基本特性。图7表示命令格式示例。图8表示通过应用本专利技术第三实施例的数据传输装置获得的存储器系统的结构。图9表示通过应用本专利技术第四实施例的数据传输装置获本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：越山润一，
申请(专利权)人：索尼公司，
类型：发明
国别省市：