本发明专利技术涉及一种级联编码器及实现方法，其特征在于所述的级联编码器是由编码器和解码器通过交织器连接而成，所述的编码器依次由RS编码器、外交织器、卷积编码器和内交织器连接构成；所述的解码器则依次由内解交织器、卷积解码器、外解交织器和RS译码器连接构成；实现方法是按照先做RS编码，接着做卷积编码，再做卷积解码，最后是做RS译码的顺序实现的。级联编码器引入OFDM系统，使其性能显著提高。
【技术实现步骤摘要】
本专利技术涉及，特别是涉及信道编码部分的。属于通信领域。
技术介绍
RS码，即里所码，是一种前向纠错的信道编码。它被广泛的应用于各种商业用途， 最显著的是在⑶、DVD和蓝光光盘上的使用；在数据传输中，它也被用于DSL和WiMAX ；广播系统中DVB和ATSC也闪现着它的身影；在计算机科学里，它是第六层标准RAID的重要成员ORS编码是一种定义在伽罗华域GF ^1)上的运算。(n = 255，k = 239) RS码可由 GF(28)导出。k表示待编码的信息个数，η表示编码后的数据个数，n-k= 16就是添加的冗余个数。(255，239) RS码能够检测16、纠正8个错误。因为RS码是循环码，所以它的监督码元的生成由生成多项式决定。生成多项式的幂为监督码元数，可取本原元α的连续n-k= 16次幂作为生成多项式的根。因此可以得到(255，239) RS码的生成多项式是g (X) = (Χ- α ) (Χ- α 2)…(Χ- α 15) (Χ- α 16)(1)将g(X)整理成关于X的升幂排列的格式，整理为g (X) = g0+glX+g2X2+··· +g15X15+g16X16 = α 136+ α 24tlX+... + α 121Χ15+Χ16 (2)由于RS码为循环码字，按照循环码的系统编码方法，可得到RS编码。信息多项式为m(X)；监督多项式为P(X)；商多项式为q(X)；那么Xn_km(X) = q(X)g(X)+p(X)(3)可表示为p(X) = Xn"km (X) modg (X)，(4)最终码子多项式U(X)，表示为U(X) = ρ (X)+Xn^ii(X)。(5)卷积码是1955年由Elias等人提出的，是一种非常有前途的编码方法。卷积码和分组码的根本区别在于，它不是把信息序列分组后再进行单独编码，而是由连续输入的信息序列得到连续输出的已编码序列。同样，在卷积码译码过程中，不仅从此时刻收到的码组中提取译码信息，而且还要利用以前或以后各时刻收到的码组中提取有关信息。而且卷积码的纠错能力随约束长度的增加而增强，差错率则随着约束长度增加而呈指数下降。卷积码是一种常用的差错控制编码，对于卷积码Ov k0, m)，表示该卷积码编码器将h比特信息段编成Iitl比特的码组，即每一时刻送至卷积编码器的输入信息元为1 个，相应地卷积编码器输出Iitl个码元，并且输出的Iitl比特码组不仅与当前1 比特信息段有关， 还与之前输入的(m-Ι)个信息段有关联，其中，m为大于1的整数，m(又称约束长度)等于移位寄存器的个数加1，卷积码用生成序列义g2]:· g; - 来表示输入与输出间的关系，其中，gf表示第K个移位寄存器的输入端到第j个模2加法器输入端的连接线情况，若有连线，则容f=l，若无连线，则容f=0。如图5所示为卷积编码(2，1，7)对应的卷积编码器，1个比特输入对应有2比特输出，约束长度为7，移位寄存器个数为6个，根据各个移位寄存器的输入输出端与各个模2加法器输入端的连接线关系，其生成序列& = (1111001)2，和& = (1011011)2，因此，该卷积编码器生成的多项式为(171，133)8。维特比(Viterbi)算法是目前运用得最广泛的卷积编码的译码算法，Viterbi译码方法主要从2"1-1种(m为卷积编码器约束长度)可能状态中更新最佳状态和传输的最可能位序列，其将接收到的编码信号与内建的参考值做运算，找出最可能的路径，并依此路径还原正确的数据，以完成译码流程。对于(2，1，7)卷积编码，编码过程存在27—1 (64)种可能状态，如图5的卷积编码器，若当前时刻寄存器1-6中的值为000000时，表明当前状态为S0，若此处输入1，则寄存器1-6中的值变为100000时，当前状态从SO转变为Si，以此类推，当寄存器1-6中的值为 111111时，表明当前状态为S63。由此，各状态转移图可由类似蝴蝶形状的蝶形图表示，其中，Si和Si+32构成一对蝶形图，根据不同的输入，蝶形图的两个目的状态分别对应于S2i 和S(2i+1)，其中，i为0到31的任一整数。图7所示为i为0的一个蝶形对，如图所示， 若当前状态为S0，则当输入0时，状态SO经由状态转移方向转移至状态S0，输出XY为00， 当输入1时，状态SO经由状态转移方向转移至状态Si，输出XY为11 ；若当前状态为S32， 则当输入0时，状态S32经由状态转移方向转移至状态S0，输出XY为11，当输入1时，状态 S32经由状态转移方向转移至状态Si，输出XY为00。Viterbi译码即为上述卷积编码的逆过程。由此可见，RS码具有较强的抗突发错误能力，而卷积编码具有很好的抗随机干扰性能，因此，为了充分利用他们二者各自的优点，本专利技术拟将RS码和卷积编码同时应用于一个通信系统之中。基于这方面考虑，构成本专利技术提供的构思。
技术实现思路
本专利技术的目的在于提供，也即本专利技术是将RS编码器与卷积编码器通过交织器连接，设计了，并将其应用于OFDM通信系统之中。重点是RS编码器和卷积译码器的设计实现。具体技术方案是本专利技术提供的一种级联编码器，其特征在于所述的级联编码器是由编码器和解码器通过交织器连接而成，所述的编码器依次由RS编码器、外交织器、卷积编码器和内交织器连接构成；所述的解码器则依次由内解交织器、卷积解码器、外解交织器和RS译码器连接构成；其中，(I)RS编码器选用LFSR移位结构，SP (η-k)阶移位寄存器的系统编码；(》RS译码器采用与RS编码器相同的本原多项式，参数与编码器相同；(3)卷积编码器采用(2，1，7)卷积编码器，其x、y状态转移多项式为(171，133，)；(4)卷积译码器是基于Viterbi算法设计的Viterbi译码器；(5)交织器为简单的行列交织器，以抵抗OFDM系统中信道的突发成片错误，把一组的成片错误分散到不同的分组中。级联编码器、解码器的实现框图如下图1所示，51. IRS 编码器对RS编码器的实现，选用比较容易实现的LFSR移位结构，S卩(n_k)阶移位寄存器的系统编码，如图2所示。图2为(255，239) RS编码的16阶位寄存器的系统编码器实现框图，图2所示的寄存器的每个状态具有8bit的码元。系数，g2，…，&4，g15是生成多项式的系数。图2结构的一个实现难点就是生成多项式的系数与输入信息的伽罗华域乘法运算。本专利技术对于伽罗华域的乘法器的实现是通过如下的方法转化为两组数据的异或操作实现，使复杂的乘法运算简化为易于硬件实现的简单的异或操作。 RA =Ctogdi^Chgd1 +... +Ongd1RB=Bogd^hgd1+... +hgd1因此，RC=RAXRB=( a0gd°+algd1+... +a7gd7)X(b0gd°+blgd1+... +b7gd7)= a0 b0gd0+(aib0+a0bi)gdi+(a2bo+aibi+aob2)go2+... +a-jb-jgd14=^gci+digd1+... +d7gd7+e0g^+eigd9+... +e6gd14又因为，a8=a°+a2+a3+o4RC=CQgd0+Cxgd1 +... +Cngd1因此，整理多项式并比较相同项本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：朱磊基，汪涵，施玉松，邢涛，王营冠，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
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