为了弥补传统DSP数字信号处理器自身的PWM信号输出引脚数量的不足，本实用新型专利技术专利提供了一种SVG无功补偿发生器设备上采用的PWM信号产生装置，该装置采用DSP数字信号处理器，FPGA及CPLD等可编程逻辑器件，与12个H桥IGBT功率模块及多路隔离变压器一起构成硬件平台，并结合相关的移相处理算法生成可控的多重化PWM波信号，使输出的PWM调制波经过12绕组转三相绕组的隔离变压器回馈给配电网并最终对负载产生的无功量进行补偿。该装置具有相对控制简单、大部分开关谐波可相互抵消，工作可靠性高，通用性和可扩展性都较好等特点。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术专利涉及一种SVG无功补偿发生器PWM信号产生装置。
技术介绍
SVG无功补偿发生器的基本原理是利用可关断大功率电力电子器件，例如使用 IGBT大功率半导体器件组成的自换相桥式电路，经过电抗器并联在电网上，适当地调节桥式电路交流侧输出电压的幅值和相位，或者直接控制其交流侧电流，就可以使该电路吸收或者发出满足要求的无功电流，实现动态无功补偿的目的。常规SVG无功补偿发生器内部的核心部分主要是由DSP数字信号处理器件和IGBT大功率半导体器件驱动电路及其他辅助保护电路组成的。由于传统DSP数字信号处理器自身的PWM脉冲宽度调制信号输出引脚数量限制，如果要对数量较多的IGBT器件进行PWM信号控制往往会力不从心，如果采用专业PWM信号生成元件往往在控制灵活性和扩展性方面差强人意，并且控制成本也往往较大。
技术实现思路
本技术专利是一种SVG无功补偿发生器设备上采用的PWM信号产生装置，此装置采用可编程逻辑器件与光耦隔离驱动元件一起构成硬件平台，并结合相关的移相处理算法生成可控的多重化PWM波信号，具有相对控制简单、大部分开关谐波可相互抵消，工作可靠性高，通用性和可扩展性都较好等特点。通过该装置就能很好解决传统D SP数字信号处理器的PWM信号输出数量不足的问题。本技术专利的技术方案如下一种SVG无功补偿发生器PWM信号产生装置是由FPGA控制单元、CPLD接口处理单元、H桥功率单元及多路隔离变压器组成的，其特征在于FPGA控制单元与CPLD接口处理单元电信号连接，CPLD接口处理单元与H桥功率单元电信号连接，H桥功率单元与多路隔离变压器电信号连接。所述的FPGA控制单元是由RAM数据存储器连接FPGA主控芯片和DSP数字信号处理器组成的，其中RAM数据存储器的主控芯片型号是IS61LV51216，FPGA主控芯片型号是 EP1C6Q240, DSP数字信号处理器主控芯片型号是TMS283!35。所述的CPLD接口处理单元是由CPLD主控芯片EPM570T100C5连接光耦隔离驱动元件、多路隔离供电电路组成的。所述的H桥功率单元是由IGBT功率模块组成的。在本技术专利方案中，DSP数字信号处理器将配电网和负载电压电流等模拟数据采集处理后进行SVG无功补偿算法的运算处理生成三相正弦基波，数据通过并行总线传输给FPGA控制单元并置低一根IO 口线通知FPGA控制单元取数据，FPGA控制单元内部采用了双口 RAM数据缓冲机制，当FPGA控制单元收到DSP的置低状态信号后就去数据缓冲区读取数据，将数据进行误码检测处理后得到的三相基波数据与内部的三角波进行比较生成多路PWM波信号，生成的PWM波信号通过数据扁平电缆传输给CPLD接口处理单元，DPLD接口处理单元对PWM波信号进行防直通处理并加入死区处理然后输出给光耦隔离驱动元件，光耦隔离驱动元件对H桥功率单元中的IGBT功率模块进行驱动，每个H桥功率单元输出PWM调制波经过12绕组转三相绕组的隔离变压器回馈给配电网并最终对负载产生的无功量进行补偿。本技术专利有以下优点1.采用了常规的FPGA与CPLD等可编程逻辑器件与光耦隔离驱动元件一起构成硬件平台，具有硬件成本相对低廉和便于二次开发。2.采用移相处理算法生成可控的多重化PWM波信号，具有相对控制简单、大部分开关谐波可相互抵消，工作可靠性高。3.采用了 FPGA内部双口 RAM数据缓冲功能，简化了开发成本，并且在保留了常规的与DSP相连接的并行数据总线外还连接了其他通用IO 口作为功能的冗余便于以后扩展， 在并行数据接收部分还增加了误码的检测与去除功能，使得装置的工作更加稳定可靠。4.采用了 PWM死区控制和防IGBT直接导通控制逻辑，进一步增加了 PWM信号输出的可靠性和安全性。5.采用了 FPGA与CPLD硬件电路分开的方法，采用扁口总线电缆来传输数字信号， 这样便于整体系统以后的端口扩展，如果需要增加或改变PWM信号的输出线路只需更换相应的CPLD板即可，便于以后的功能扩展和二次开发。附图说明附图为本技术专利的硬件电路及控制逻辑示意图，其中1、是FPGA控制单元，2、是CPLD接口处理单元，3、是H桥功率单元，4、是多路隔离变压器。具体实施方式以下结合附图对本技术专利做进一步的详细说明如附图所示一种SVG无功补偿发生器PWM信号产生装置是由FPGA控制单元、CPLD 接口处理单元、H桥功率单元及多路隔离变压器组成的，其中FPGA控制单元与CPLD接口处理单元电信号连接，CPLD接口处理单元与H桥功率单元电信号连接，H桥功率单元与多路隔离变压器电信号连接。所述的FPGA控制单元是由RAM数据存储器连接FPGA主控芯片和DSP数字信号处理器组成的，其中RAM数据存储器的主控芯片型号是IS61LV51216，FPGA主控芯片型号是 EP1C6Q240, DSP数字信号处理器主控芯片型号是TMS283!35。所述的CPLD接口处理单元是由CPLD主控芯片EPM570T100C5连接光耦隔离驱动元件、多路隔离供电电路组成的。所述的H桥功率单元是由IGBT功率模块组成的。DSP数字信号处理器将配电网和负载电压电流等模拟数据采集处理后进行SVG无功补偿算法的运算处理，生成三相正弦基波，数据通过并行总线传输给FPGA控制单元，并置低一根IO 口线通知FPGA控制单元取数据，FPGA控制单元内部采用了双口 RAM数据缓冲机制，当FPGA控制单元收到DSP数字信号处理器的置低状态信号后就去数据缓冲区读取数据，将数据进行误码检测处理后得到的三相基波数据与内部的三角波进行比较生成多路PWM波信号。这里采用了多重化的处理方法，每相采用4个H桥单元进行并联即用单极倍频载波移相技术即每相四H桥，由FPGA控制单元自身生成50Hz正弦参考波形，每周期IOM 点，三角载波3kHz，对于某一相而言，4个H桥功率单元左臂对应的载波从0°开始依次移相 45°，H桥功率单元右臂对应的载波从180°开始依次移相45°，三相互差120°。生成的 PWM波信号通过数据扁平电缆传输给CPLD接口处理单元，CPLD接口处理单元对PWM波信号进行防直通处理并加入死区处理然后输出给光耦隔离驱动元件，光耦隔离驱动元件对H桥功率单元的IGBT功率模块电路进行驱动，每个H桥功率单元输出PWM调制波经过12绕组转三相绕组的隔离变压器回馈给配电网并最终对负载产生的无功量进行补偿。 本技术专利使用时，对于DSP数字信号处理器需要进行模拟数据采样处理和 SVG控制算法方面的编程，其输出三相正弦基波数据通过并行总线传输给FPGA控制单元， 其多路PWM波信号生成算法均由FPGA控制单元器件产生，由于FPGA控制单元已经保留连接了 DSP数字信号处理器外部PWM波引脚，因此也可以采用DSP数字信号处理器内部逻辑产生PWM波信号，在FPGA控制单元内部对该信号进行二次移相扩展的方法一样可以实现多路PWM波信号的生成输出，由于FPGA控制单元编程的灵活性，我们就可以对PWM波信号的生成数量、调制频率、调制比率、多重化方式等进行灵活定义。该技术专利的方法扩展了传统DSP数字信号处理器芯片PWM波信号调制的局限性，降低了研发成本。CPL本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈晨，孙敬华，周维来，何建华，王刚，胡丽刚，
申请(专利权)人：哈尔滨九洲电气股份有限公司，
类型：实用新型
国别省市：
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