一种SDRAM桥接电路制造技术

本发明专利技术涉及一种SDRAM桥接电路。该电路包括第一模块，第二模块和PHY模块；其中，第一模块解析控制器送来的SDRAM访问命令，第二模块把SDRAM访问命令转换为PHY模块可接受的命令，PHY模块利用所述PHY模块可接受的命令访问存储器，其中存储器和控制器具有不同的SDRAM类型。本发明专利技术可以让SDRAM控制器通过该桥接电路，实现对DDR3?SDRAM的访问，进行数据存取；相比更换或重新开发集成SDRAM控制器的芯片，电路改动小，开发周期短，成本低，而且与原有系统很好的兼容。

【技术实现步骤摘要】

本专利技术涉及同步动态随机存取存储器的访问控制。
技术介绍
同步动态随机存取存储器(SDRAM)广泛应用于各种电子产品，同时也在不断的更新换代。至今为止,大量商用的历代产品有SDRAM、DDR SDRAM、DDR2SDRAM和DDR3SDRAM (DDR 的全称为Double Data Rate，意即双数据速率)。比较早期的SDRAM已经退出主流甚至停产，越来越多的产品使用新一代的存储器如DDR3SDRAM。SDRAM接受SDRAM控制器的访问，DDR/DDR2/DDR3 SDRAM接受控制器和 PHY(Physical hterface，物理层接口)的访问，实现数据存取。每一代存储器都只能与对应的控制器或PHY进行物理连接，各代之间不能通用，比如SDRAM只能连接SDRAM控制器， 不能连接DDR3PHY。需要外挂存储器的芯片，一般通过集成相应的存储控制器或PHY，实现对存储器的访问。当存储器更新换代时，原有的存储控制器或PHY也面临更换问题，而更换控制器或 PHY就需要更换或重新开发芯片。对现有芯片更换或修改集成新的PHY时，会“牵一发而动全身”，导致电路改动量大，开发周期长，费用高昂，且不能与原有系统兼容。比如需要把外挂SDRAM的中央处理器 CPU更换为外挂DDR3SDRAM的CPU时，操作系统也面临更换，软件全部重新开发；当芯片规模庞大，重新开发时整体工作量巨大，费用高昂。
技术实现思路
本专利技术的目的是提供能够解决上述问题的方案。为实现上述目的，本专利技术提供了一种SDRAM桥接电路。该电路包括第一模块，第二模块和PHY模块；其中，第一模块解析控制器送来的SDRAM访问命令，第二模块把SDRAM访问命令转换为PHY模块可接受的命令，PHY模块利用所述PHY模块可接受的命令访问存储器，其中存储器和控制器具有不同的SDRAM类型。本专利技术通过设计一种SDRAM桥接电路，可以让SDRAM控制器通过该桥接电路，实现对DDR3SDRAM的访问，进行数据存取；相比更换或重新开发集成SDRAM控制器的芯片，电路改动小，开发周期短，成本低，而且与原有系统很好的兼容。附图说明下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。附图中图1为本专利技术实施例的SDRAM桥接电路的示意图；图2示意了第一模块110的接口信号情况；图3示意了第二模块120进行转换的示意图；图4是SDRAM读取数据转接示意图5是SDRAM写入数据转接示意图；图6是一对一转接的情况下的示意图；图7是写入命令处理占用时间过长影响到下一个读取命令的转接的示意图；图8是一对二转接的情况下的示意图；图9示意了利用两套PHY转接进行读写的示意图；图10是状态转移表；图11是增大位宽降低BL减少数据传输时间；图12是减少位宽增大BL的示意图；图13为本专利技术另一实施例的SDRAM桥接电路的示意图。具体实施例方式图1为本专利技术实施例的SDRAM桥接电路的示意图。如图1所示，SDRAM桥接电路包括第一模块110，第二模块120和DDR3物理接口(下称PHY)模块130。三个模块共同实现将SDRAM控制器访问命令转换为存取DDR3SDRAM存储器的过程。第一模块110，也可称为SDRAM访问命令解析与数据收发模块，负责解析SDRAM控制器送来的访问命令，和外部SDRAM控制器之间的信号收发。具体地说，模块110解析访问命令，并且将解析后的访问命令和待写入的数据送给命令与数据转换模块120 ；同时，接收第二模块120送来的读出数据，并且将之发送给外部SDRAM控制器。第二模块120，也可称为命令与数据转换模块，负责把SDRAM访问命令与数据转换为DDR3 PHY可接受的格式和时序。具体地说，命令与数据转换模块120把SDRAM的访问命令和写入数据，转换为DDR3 PHY的格式和时序，送给DDR3 PHY模块130 ；同时，接收DDR3 PHY模块130送来的读取数据，转换为SDRAM控制器的数据格式与时序，送给SDRAM访问命令解析与数据收发模块110。DDR3 PHY模块130集成DDR3 PHY，负责控制DDR3 SDRAM存储器。具体地说，接收第二模块120送来的命令和写入数据，送给外部DDR3 SDRAM存储器；同时接收从外部DDR3 SDRAM存储器读取的数据，发送给第二模块120。根据应用场景不同，DDR3 PHY模块130可集成一个或多个。在图中，DDR3 PHY模块130分为一套DDR3 PHY和二套DDR3 PHY(还包括内部缓存)两种应用情况。图2示意了第一模块110的接口信号情况。如图2所示，第一模块110根据SDRAM 控制器送来的同步随路时钟CLK，对所有来自SDRAM控制器的接收信号进行输入采样，对送给SDRAM控制器的发送信号进行输出并且为SDRAM控制器准备从DDR3 SDRAM存储器读取的数据。来自SDRAM控制器的信号包括SDRAM控制信号CKE、CS#、WE#, CAS#、RAS#,地址信号Α、ΒΑ,数据IO屏蔽信号DQM，数据信号是DQ (写入/读出)。CKE是片内时钟使能信号， CS#禁止或使能CLK、CKE和DQM外的所有输入信号。WE#是写使能信号。CAS#、RAS#分别是列和行地址锁存信号。地址信号A是地址总线，BA是组地址选择。DQM在读模式下控制输出缓冲，在写模式下屏蔽输入数据。第一模块110将上述控制信号根据SDRAM真值表进行命令解析，转换为SDRAM访问命令，即 ACTIVE (激活行)、READ (读)、WRITE (写)、PRECHARGE (预充电)、REFRESH(刷新)命令信号。转换后的命令信号送给第二模块120。另外，写入和读出的数据总线也做了分离。图3示意了第二模块120进行转换的示意图。如图3所示，第二模块120负责 SDRAM访问命令、数据与DDR3 PHY单元之间的转换。在一个例子中，根据第二模块120的工作时钟和SDRAM控制器送来的同步随路时钟CLK之间的相位关系，将访问命令ACTIVE、 READ、WRITE、PRECHARGE、REFRESH转换为DDR3PHY命令信号，同时转换相关的数据。第二模块的工作时钟是DDR3 PHY单元规定的接口时钟，可以通过采集SDRAM控制器送来的同步随路时钟CLK的跳变沿来确定二者之间的相位关系，以确保数据采集的正确性。一般情况下， PHY单元规定的接口时钟具有高于同步随路时钟的频率。DDR3 PHY单元是提供存储控制器和DDR3存储器设备之间的连接性的IP(知识产权模块)。PHY单元在存储器接口侧提供标准DDR PHY接口总线，在本地侧提供内部总线接口。内部总线接口定义了 DDR3 PHY和相应的DDR3 SDRAM控制器之间的信号、时序。在本专利技术中，SDRAM控制器发出各种访问命令，SDRAM桥接电路正确解析和转换访问命令，实现数据正确写入DDR3 SDRAM存储器和从其中读出。图4是SDRAM读取数据转接示意图。当SDRAM控制器发起读操作请求时，SDRAM 桥接电路中的第一模块和第二模块将读操作请求转换为对DDR3 SDRAM的逻辑读取命令， DDR3 PHY模块依据该逻辑读取命令读取DDR3 SDRAM。在本专利技术实施例中，第二本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：魏先锋，王斐昊，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：