测试样片及其使用方法技术

本发明专利技术公开了一种测试样片，用于测量以矩阵形式排列的栅极的线路末端缩短，该测试样片包括基片、形成在基片上的测试材料层和形成在测试材料层上的具有多个测试图案的光刻胶层，其中，测试图案均为矩形凸起，且测试图案以矩阵形式排列。使用根据本发明专利技术的测试样片，并结合OCD测量技术能够快速、准确地测量以矩阵形式排列的栅极的线路末端缩短。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
由于集成电路技术的快速发展，缩小器件结构与提高集成度是一个普遍趋势。在制造集成电路的过程中，光刻工艺对于制作器件结构的基本操作特性有决定性的影响。当集成度持续提高时，器件结构的尺寸以及器件结构之间间隔的距离会同步缩短。因此，会导致利用光刻工艺在晶片上形成的器件结构有些偏差。例如，栅极的尾端被回拉(缩短)或栅极的尖角处被圆弧化。当栅极相对较小或集成度相对较高时，上述的偏差对集成电路会有重大的负面影响。对于栅极的上述偏差通常用线路末端缩短(Line End Siortness，LES)来表示。 LES表现为栅极的实际图案和预定(设计)图案之间的差异。下面结合图1来说明LES，图1 为栅极的预定图案与转移至晶片的实际图案的示意图。栅极的预定图案101为矩形，其宽度和长度分别为X和Y。由于刻蚀效应和回拉效应，刻蚀后实际图案102的尺寸缩小并且实际图案102的尖角处被圆弧化，其宽度和长度分别为\和A。LES可以被定义为(Y-Y1) / (X-&)。目前，在实际操作中，通常利用扫描电子显微镜(SEM)来拍摄栅极的实际图案和预定图本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：黄怡，张海洋，杜珊珊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：