一种半导体装置，谋求改善LDMOS晶体管的ESD耐受程度。通过栅极电极(5)和抗蚀剂膜，在P型基板层(2)上形成中心部具有多个开口部(7)的梯形N+型源极层(3)。在开口部(7)上形成填入该开口部(7)的P+型接触层(4)。此时，将从开口部(7)的端部即P+型接触层(4)的端部到N+型源极层(3)的端部的距离设为规定距离。所述规定距离是指随着距离的增加而增大的LDMOS晶体管的HBM+耐受程度开始饱和时的距离。
【技术实现步骤摘要】
本专利技术涉及半导体装置，特别是具有优异的ESD耐受程度的LDMOS晶体管。
技术介绍
与双极型功率晶体管相比，LDMOS晶体管和IGBT同样具有电流大、高耐压、开关特性好且使用方便等特点，所以被广泛应用于DC-DC转换器等开关电源、照明设备的变频电路、电动机的变频电路等。在此要说明的是，LDMOS晶体管是Lateral Double Diffused Metal Oxide Semiconductor的简称，是指横向型双重扩散栅极MOS晶体管。ESD是 Electro-Static Discharge的简称，是指静电放电。所述LDMOS晶体管的剖面简略结构例如图12⑶所示。该图表示N沟道MOS晶体管的结构。即，包括N型半导体层51、N-型漂移层52、N+型漏极层57、P型基极层53、N+ 型源极层56、P+型接触层58、栅极绝缘膜M及栅极电极55。图12(A)是从图12(B)去除 P+型接触层58后的结构。如果要了解LDMOS晶体管的动作，通过不存在P+型接触层58的图12(A)的结构了解就足够了。但是，在图12 (A)所示的不存在P+型接触层58的LDMOS晶体管中，当在N+型漏极层57上施加正的高电压+Vd，使N+型源极层56接地，并在栅极电极55上施加正电压而使LDMOS晶体管导通时，产生以下问题。即，如果导通LDMOS晶体管使电子电流从N+型源极层56流向N+型漏极层57，则由于下述原因，存在以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层57等为集电极的寄生NPN晶体管导通，从而由LDMOS晶体管的栅极电极阳无法控制的无用电流增大的问题。如果LDMOS晶体管导通，则电子从N+型源极层56通过沟道层流入N-型漂移层52 内，在N-型漂移层52内的高电场的作用下加速，并流入N+型漏极层57。在这种情况下， 在N-型漂移层52加速的电子成为具有高能量的热电子，并在N-型漂移层52内等作用于晶格等，从而产生多个电子-空穴对。图12(A)中用圆圈起来的e_是热电子，e_、e+是通过热电子的作用而产生的电子-空穴对。由此产生的电子流入N+型漏极层57，但空穴流向具有接地电位的N+型源极层 56。到达N+型源极层56的空穴因被N+型源极层56的势垒阻碍而在N+型源极层56周边的P型基极层53内分布，该P型基极层53的电位比具有接地电位的N+型源极层56的电位高。于是，由于成为基极层的P型基极层53的电位变得比成为发射极层的N+型源极层56的电位高，所以所述以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层 57为集电极的寄生NPN晶体管导通，电子电流从N+型源极层56流向P型基极层53。流入 P型基极层53的电子电流流入具有正电压+Vd的N+型漏极层57。于是产生了由LDMOS晶体管的栅极电极阳无法控制的无用电流增大的问题。而图12⑶所示的P+型接触层58形成为和N+型源极层56并列，且延伸到P型基极层53内的情况下，就难以产生上述寄生NPN晶体管导通的问题。和图12(A)所示的情况一样，因热电子而在N-型漂移层52内产生电子-空穴对，电子流入N+型漏极层57内， 但是有关空穴的情况就不同。和图12㈧的情况不同的是因为存在P+型接触层58，所以流向具有接地电位的 N+型源极层56的大部分空穴流入该P+型接触层58，所述P+型接触层58和N+型源极层 56并列且延伸到P型基极层53内，但不成为空穴的势垒。因此，N+型源极层56和N+型源极层56附近的P型基极层53的电位差变小，上述寄生NPN晶体管导通的概率降低。但是，当电压比通常电源电压大很多的ESD引起的正电涌电压施加在N+型漏极层57上时，如果所述寄生NPN晶体管不处于导通状态，则源漏极间的绝缘被破坏，从而导致 LDMOS晶体管损坏。下面的专利文献1公开了上述ESD引起的大的正电涌电压施加在N+型漏极层57上时出现的问题及其对策。S卩，当ESD引起的大的正电涌电压施加在N+型漏极层57上时，在强电场的N+型漏极层57附近发生雪崩击穿，产生大量的电子-空穴对。产生的电子流入N+型漏极层57， 空穴流入P型基极层53内。流入P型基极层53内的空穴引起P型基极层53的电位变得比N+型源极层56的电位高。结果，以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层57等为集电极的寄生NPN晶体管处于导通状态。由于该寄生NPN晶体管处于导通状态，所以N+型源极层56和N+型漏极层57之间的电压箝位、”、“、在低电压，从而阻止了 ESD引起的元件损坏。但是，在N+型漏极层57附近产生局部的电流集中，因此在该区域发生热散逸。因此，得不到足够的ESD耐受程度，在极端情况下产生N+型漏极层57附近被损坏的问题。为了解决该问题，提出了与N+型漏极层57邻接形成未图示的P+型阳极层，提高 ESD耐受程度的LDMOS晶体管。专利文献1 (日本)特开2001-320047号公报在专利文献1中，将在N+型漏极层57等附近雪崩电流局部集中而导致的热散逸作为ESD耐受程度较小的原因，并通过改变漏极侧的结构来应对。关于寄生NPN晶体管假设当然处于导通状态。但是，P+型接触层58还起到防止寄生NPN晶体管处于导通状态的作用。因此，所需解决的课题是如何构成P+型接触层58及N+型源极层56，使得在通常工作时防止寄生NPN晶体管处于导通状态，并且在施加了异常大的电涌电压时使寄生NPN 晶体管处于导通状态。
技术实现思路
本专利技术的半导体装置的特征在于，具有第一导电型的半导体层、在所述半导体层中形成的第一导电型的漂移层、在所述漂移层中形成的第一导电型的漏极层、在离开所述漂移层的所述半导体层中形成的第二导电型的基极层、在所述基极层中形成的中心部具有多个开口部的第一导电型源极层、填入所述开口部而形成的第二导电型的接触层、在所述基极层上从所述源极层的端部延伸至所述半导体层的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极，从填入有所述接触层的所述开口部的端部到所述源极层的端部的距离是随着该距离的增加而增大的ESD耐受程度开始饱和时的距离。本专利技术的半导体装置的特征还在于，等间隔地设有多个所述开口部。本专利技术的半导体装置的特征还在于，与所述接触层连续的第二导电型半导体层从所述开口部端延伸到所述开口部周围的所述源极层下部的所述基极层内而形成延伸部，该延伸部在所述多个开口部之间连接。本专利技术的半导体装置能够大幅度改善包括ESD耐受程度的偏差在内的LDMOS晶体管的ESD耐受程度。附图说明图1㈧ (C)是比较例的半导体装置的源极区域的俯视图及剖面图。图2㈧ (C)是比较例的半导体装置的源极区域的俯视图及剖面图。图3(A) (C)是本专利技术的实施方式的半导体装置的源极区域的俯视图及剖面图。图4(A) (C)是比较例的半导体装置的源极区域的俯视图以及剖面图。图5是HBM耐受程度试验用的电路图。图6 (A) (C)是比较本实施方式和比较例的NBM+耐受程度的HBM+耐受程度分布图。图7(A)、(B)是表示因P+型接触层形成用接触槽相对于N+型源极层的开口部的大小差别而产生的HBM+耐受程度之差的HBM+耐受程度分布图。图8是表示从N+型源极层的开口部端到N+型源极层端部的距离和HB本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：中谷清史，平野哲郎，藤原秀二，
申请(专利权)人：安森美半导体贸易公司，
类型：发明
国别省市：
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