集成电路中的多协议通道聚合可配置收发器制造技术

本公开的实施例包括多协议收发器，其包括接收和／或发射电路的可配置布置。示例收发器可以被选择性地配置以有效地发射和／或接收数据通信，所述数据通信对应于多个高速通信协议中选择的一个。公开的另一更具体的实施例包括通过全链路物理编码子层（“ＰＣＳ”）电路的可配置数据路径，ＰＣＳ电路包括全链路时钟补偿、编码／解码、和加扰／解扰电路和通路条带化／去条带电路；可配置数据路径还包括全通路电路，该电路包括时钟补偿、编码／解码、接收块同步和物理介质接入子层（“ＰＭＡ”）电路，可配置数据路径还包括耦合到物理介质相关（“ＰＭＤ”）子层电路的比特复用／解复用电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及系统互连技术的领域。
技术介绍
随着CPU速度接近数千兆赫(GHz)范围，系统设计者越来越关注在芯片到芯片、板到板、背板和盒到盒级别作为主要瓶颈的的系统互连。系统互连从利用具有源同步时钟或者系统同步时钟的并行I/O技术演进到具有时钟数据恢复的(“CDR”)数G比特串行I/O。 通道聚合将独立的串行I/O通路结合以产生多通路链路，超过单个收发器通道的带宽限制并且提供诸如40/100吉比特以太网和第三代PCI Express (外设部件互连快递)的下一代串行协议要求的高带宽。然而，各种通信协议具有不同的功能要求。同时，对系统设计者而言，越来越需要在设计系统时具有灵活性以用相对另一个协议的一个具体协议工作。然而， 协议继续发展，因此需要可以被重配置以满足高速通信协议的将来潜在变化的需要的收发器。这种协议可以在集成电路(“IC”)的产品寿命期间改变；因此，需要足够灵活以潜在地适应这种变化的可配置收发器设计。
技术实现思路
在一个方面，本专利技术的实施例包括多协议收发器，其包括接收和/或发射电路的可配置布置。收发器可以被选择性地配置以有效地发射和/或接收对应于多个高速通信协议中选择的一个的数据通信。本专利技术的另一更具体实施例包括通过全链路物理编码子层 (“PCS”)电路的可配置数据路径，PCS电路包括全链路时钟补偿、编码/解码、和加扰/解扰电路和通路条带化/去条带电路；可配置数据路径还包括全通路电路，全通路电路包括时钟补偿、编码/解码、接收块同步和物理介质接入子层(“PMA”)电路，并且可配置数据路径还包括耦合到物理介质相关(“PMD”)子层电路的比特复用/解复用电路。附图说明 仅仅为了示例说明，参照以下附图描述本专利技术的具体实施例的若干方面。图1示例说明根据本专利技术的示例实施例的发射电路1000。图2示例说明根据本专利技术的示例实施例的接收电路2000。图3示例说明示例数据处理系统300，其包括可编程逻辑器件(“PLD”)310。PLD 310包括收发器301。收发器301包括根据本专利技术实施例的发射和接收电路，如图1和图2 中示例说明的。具体实施例方式给出以下描述是为了使得本领技术人员能够实施和使用本专利技术，并且在具体应用及其要求的环境中提供以下描述。对示例实施例的各种修改将对本领域人员是明显的，并且本文限定的通用原理可以应用于其它实施例和应用而不脱离本专利技术的实质和范围。因此，本专利技术不意在限制为所示出的实施例，而是符合与本文公开的原理和特征一致的最宽范围。图1示例说明根据本专利技术的示例实施例的发射电路1000。发射电路1000包括物理编码子层(“PCS”)电路100。PCS电路100接收将从物理介质接入控制器(“PhyMAC”) 电路发送的数据，PCS电路100包括选择电路101、全链路时钟补偿电路110、全链路编码电路120、全链路加扰电路130、选择电路102、数据路径宽度转换(“Gearboxing”)电路140、 以及通路条带化电路150。全链路加扰电路包括数据加扰电路132和报头处理电路131。通路条带化电路150包括用于数据通道O-N的通路条带化子电路151。发射电路1000还包括选择电路103、全通路编码电路161、物理介质接入(“PMA”)子层电路162(示例电路块 1620-N被示出；PMA电路162将数据串行化)、选择电路104、比特复用(N到M通道转换) 电路170以及物理介质相关(“PMD”)子层电路181 (示例电路块181 O-M被示出)。全链路编码电路120包括数据处理电路122和报头处理电路121。全链路编码电路120对数据操作并且将适当的报头附加到数据。发射电路1000可以根据数据传输必须遵循的通信协议被不同地配置。具体地，对于给定的应用，选择电路101、102、103和104可以被配置为选择性地旁路(或者不旁路) 以下中的一个或者更多个全链路时钟补偿电路110、Gearboxing电路140、全通路编码电路161和比特复用电路170。本领域技术人员将了解，选择电路101、102、103和104可以以各种方式实现。如图所示，该电路被实现为解复用电路，其可以被配置为取决于在具体配置中功能块是否被旁路而选择不同输出。如果全链路时钟补偿电路110被旁路，选择电路101 将被配置为不选择输出B而选择输出A。相反地，如果全链路时钟补偿电路110将被利用， 选择电路101将被配置为不选择输出A而选择输出B。本领域技术人员将理解可以进行类似的关于选择电路102的配置选择以旁路或者不旁路Gearboxing电路140。以类似方式， 选择电路103可以被配置为旁路或者不旁路全通路编码电路161。类似地，选择电路104可以被配置为旁路或者不旁路比特复用电路170。本领域技术人员还将理解在替代实施例中， 可配置的旁路可以用复用器电路而不是解复用器电路实现。例如，复用器可以被用以选择从可旁路的块或者可旁路块之前的块的输入。作为示例，发射电路1000可以被配置为按照以下方式以第三代PCI Express协议有效地工作。选择电路101将被配置为旁路全链路时钟补偿电路110。选择电路102将被配置为不旁路Gearboxing电路140。选择电路103将被配置为不旁路全通路编码电路161。 并且选择电路104将被配置为旁路比特复用电路170。作为另一示例，发射电路1000可以被配置为按照以下方式以40/100吉比特以太网协议有效地工作。选择电路101将被配置为不旁路全链路时钟补偿电路110。选择电路 102将被配置为不旁路Gearboxing电路140。选择电路103将被配置为旁路全通路编码电路161。并且选择电路104将被配置为不旁路比特复用电路170。图2示例说明根据本专利技术的示例实施例的接收电路2000。接收电路2000包括物理编码子层(“PCS”)接收电路200。PCS电路200包括选择电路201、全链路时钟补偿电路210、全链路解码电路220、全链路自同步解扰电路230、选择电路202、数据路径宽度转换(“Gearboxing”)电路240和通路去条带电路250。全链路解扰电路包括数据解扰电路232和报头处理电路231。通路去条带电路250包括用于数据通路O-N的通路去条带子电路251。接收电路2000还包括全通路时钟补偿和解码电路沈1、选择电路203、块同步电路沈3、物理介质接入(“PMA”)子层电路262 (示例PMA电路块O-N被示出；PMA电路262 将数据解串行)、比特解复用(M到N通道转换)电路270、选择电路204和物理介质相关 (“PMD”)子层电路观1(示例电路块^lO-M被示出)。全链路解码电路220包括数据处理电路222和报头处理电路221。全链路解码电路220对数据操作并且从数据去除报头。取决于数据传输必须遵循的通信协议，接收电路2000可以被不同地配置。具体地，对于给定的应用，选择电路201、202、203和204可以被配置为选择性地旁路(或者不旁路)以下的一个或者更多个全链路时钟补偿电路210、Gearboxing电路M0、全通路时钟补偿和解码电路261、和比特解复用电路270。本领域技术人员将理解，选择电路201、202、 203和204可以以各种方式本文档来自技高网...

【技术保护点】
１．一种可配置的收发器，包括：多个数据处理电路块，其包括至少一些对应于物理编码子层电路的电路块；以及可配置的选择电路，其耦合在所述数据处理电路块中的至少一些之间，所述选择电路可配置为旁路或者使能所述收发器的数据路径上的一个或者更多个所述数据处理电路块，使得所述收发器可配置为适应使用多个高速通信协议中选择的一个高速通信协议的数据通信。

【技术特征摘要】
【国外来华专利技术】US12/288,1782008年10月17日1.一种可配置的收发器，包括多个数据处理电路块，其包括至少一些对应于物理编码子层电路的电路块；以及可配置的选择电路，其耦合在所述数据处理电路块中的至少一些之间，所述选择电路可配置为旁路或者使能所述收发器的数据路径上的一个或者更多个所述数据处理电路块， 使得所述收发器可配置为适应使用多个高速通信协议中选择的一个高速通信协议的数据通信。2.根据权利要求1所述的可配置的收发器，其中所述可配置的选择电路可以被配置以使能或者旁路至少一个全链路数据处理电路块和至少一个全通路数据处理电路块。3.根据权利要求1所述的可配置的收发器，其中所述多个通信协议包括40/100吉比特以太网协议。4.根据权利要求3所述的可配置的收发器，其中所述多个通信协议包括第三代PCI Express 协议。5.根据权利要求1所述的可配置的收发器，其中所述多个数据处理电路块包括发射电路，所述发射电路至少包括耦合到物理介质接入控制器电路的全链路时钟补偿电路； 耦合到所述全链路时钟补偿电路的全链路编码电路； 耦合到所述全链路编码电路的全链路加扰电路； 耦合到所述全链路加扰电路的数据路径宽度转换电路； 耦合到所述数据路径宽度转换电路的通路条带化电路；第一可配置选择电路，其耦合到所述物理介质接入控制器电路、所述全链路时钟补偿电路和所述全链路编码电路，使得所述第一可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径上的所述全链路时钟补偿电路；以及第二可配置选择电路，其耦合到所述全链路加扰电路、所述数据路径宽度转换电路以及所述通路条带化电路，使得所述第二可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径上的所述数据路径宽度转换电路。6.根据权利要求5所述的可配置的收发器，其中所述发射电路还至少包括 耦合到所述通路条带化电路的全通路编码电路；耦合到所述全通路编码电路的串行化电路；耦合到所述串行化电路的比特复用(N到M通道转换)电路；第三可配置选择电路，其耦合到所述通路条带化电路、所述全通路编码电路以及所述串行化电路，使得所述第三可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径中的所述全通路编码电路；以及第四可配置选择电路，其耦合到所述串行化电路、所述比特复用电路以及物理介质相关电路，使得所述第四可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径中的所述比特复用电路。7.根据权利要求6所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括解复用器。8.根据权利要求6所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括复用器。9.根据权利要求1所述的可配置的收发器，其中所述多个数据处理电路块包括接收电路，所述接收电路至少包括耦合到物理介质接入控制器电路的全链路时钟补偿电路； 耦合到所述全链路时钟补偿电路的全链路解码电路； 耦合到所述全链路解码电路的全链路解扰电路； 耦合到所述全链路解扰电路的数据路径宽度转换电路； 耦合到所述数据路径宽度转换电路的通路去条带电路；第一可配置选择电路，其耦合到所述物理介质接入控制器电路、所述全链路时钟补偿电路以及所述全链路解码电路，使得所述第一可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径上的所述全链路时钟补偿电路；以及第二可配置选择电路，其耦合到所述全链路解扰电路、所述数据路径宽度转换电路以及所述通路去条带电路，使得所述第二可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径上的所述数据路径宽度转换电路。10.根据权利要求9所述的可配置的收发器，其中所述接收电路还至少包括 耦合到所述通路去条带电路的全通路时钟补偿和解码电路；耦合到所述全通路时钟补偿和解码...

【专利技术属性】
技术研发人员：D·维加雅拉加万，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US