一种堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。
【技术实现步骤摘要】
本专利技术系关于一种三维堆栈芯片组件，特别系有关于一种三维芯片之突波型态层识别编号检测器。
技术介绍
近来，可携式电子设备，例如行动电话与非挥发性半导体记忆媒体(例如集成电路记忆卡)，已缩小尺寸来设计或制造，并且新增的需求欲减少用于设备与媒体中的零件数目并缩小其大小。因此，在半导体工业中，集成电路之封装技术已经进展至符合小型化与接着可靠性的需求。举例而言，小型化的需求而导致封装技术的加速发展，使其具有与一半导体芯片的相似尺寸。再者，接着可靠性于封装技术上的重要性在于可以提升接着制程的效率，以及于接着制程完成之后提高机械与电性的可靠度。因此，已有相当多的工作在于发展有效率地封装半导体芯片。符合上述需求之封装包括具有约略等于半导体芯片的封装大小之芯片尺寸封装(CSP)，有多重半导体芯片纳入一单一封装之多重芯片封装，以及多重封装体堆栈及结合于一单片构装之堆栈封装。随着技术的发展，响应内存与其相关的所需储存容量的增加，而提出堆栈型态的半导体组件(多重芯片组件)，其具有半导体集成电路芯片堆栈一起。换言之，其系提供至少二个半导体集成电路组件堆栈所形成之堆栈型态半导体组件，每一个具有规格并包括一半导体集成电路芯片，其中每一个半导体集成电路组件包括一导体穿过其中，且半导体集成电路组件藉由导体电性连接，而上述规格值包括最上层或最下层半导体集成电路组件的大小是最大的或最小的。因此，堆栈型态半导体组件具有复数个芯片堆栈于丨垂直方向。在堆栈型态半导体组件中，芯片系透过例如穿过芯片的插塞(Plugs)而电性连接在一起。因此，选择适当的一个相同结构之堆栈内存芯片是一份重要的工作。若一个堆栈型态半导体组件完成制造，芯片可以个别地被操作测试，使得仅仅正常的芯片能够被挑选出并堆栈。一种提供垂直连接的技术称为硅晶穿孔(TSV)，其已经成为三维堆栈组件的一个有前景的解决方案。上述技术中，垂直连接线系穿过晶圆而形成，而使堆栈芯片之间得以沟通。一个相关的论文可以参考标题为“利用硅晶穿孔技术之8千兆位三维DDR3动态随机存取内存”(IEEE，JOURNAL OF SOLID-STATE CIRCUITS, VOL. 45，NO. 1，JANUARY 2010)。在此篇论文中，具有硅晶穿孔三维动态随机存取内存之提出系为了克服传统的模块方法的限制。其亦揭露如何设计该结构与数据路径。其也揭露包括三维技术之硅晶穿孔连接性检查与修复方法，以及功率噪声降低方法。硅晶穿孔可以透过简单的方式于出厂之后形成，因此无需于正常的制程期间另加特别的制程整合。芯片识别系通常地分配。相同或不同的芯片堆栈形成三维芯片之后，为了于三维集成电路组件之多重芯片之间选择一想要的芯片来操作，当系统操作时，三维集成电路组件之每一芯片必须确认其层识别编号以选择指定芯片来操作。过去已有许多确认层识别编号的方法提出，然而其不仅增加成本，且没有克服较多的三维集成电路组件之堆栈芯片会有更多电极的问题。举例而言，尔必达内存公司所申请的美国20070126105专利，揭露一种堆栈型半导体内存组件与芯片选择电路。其提供一堆栈型半导体内存组件，当于复数个堆栈型半导体芯片之间选择一想要的半导体芯片，彼此不同的复数个芯片识别编号可以藉由复数个串连排列连接的操作电路而自动产生，并且想要的半导体芯片可以藉由指定给每一个半导体芯片的唯一识别编号而确实地选择，其系利用半导体芯片具有相同的结构而无需利用复杂的结构或特别的控制。习知技术中，M个串连排列连接的增量电路之间最后的一个增量电路之一计算输出可以用于决定半导体芯片的数目M。据此，当堆栈型半导体组件的数目未知时，正确数目的半导体芯片可以确实地确认。进一步的习知技术为美国第7，494，846号专利，其由台湾半导体制造公司所揭露，申请于2007年3月9日。其揭露包括第一半导体晶粒以及与第一半导体晶粒相同的第二半导体晶粒。第一半导体晶粒包括一第一识别电路与第一复数个输入/输出垫形成于第一半导体晶粒之表面上。第二半导体晶粒包括一第二识别电路，其中第一识别电路与第二识别电路之编程彼此不同，以及第二复数个输入/输出垫形成于第二半导体晶粒之表面上。第一复数个输入/输出垫之每一个系垂直对准与连接至相对应的第二复数个输入/输出垫。第二半导体晶粒系垂直对准与焊接于第一半导体晶粒之上。本专利技术提供一种新颖的三维集成电路识别之方法。
技术实现思路
本专利技术之一观点在于提供一种堆栈组件之三维集成电路检测器之方法与结构。一种堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。下一层检测器与前一层检测器系位于堆栈组件之不同层中。突波产生器包括复数个串连的除频器，复数个突波电路，每一该突波电路耦接当前此层除频器之一输出与下一层除频器之输入，复数个AND间，每一复数个AND间耦接相对应的复数个突波电路，以及一 NOR闸耦接复数个AND闸。突波电路包括一延迟器，一反向器耦接延迟器，以及一第二 AND闸耦接反向器。每一该复数个除频器为一除2除频器，其中第一除频器的输入讯号频率是2倍第二除频器之一，第一除频器的输入讯号频率是4倍第三除频器之一，第一除频器的输入讯号频率是8倍第四除频器之一。第一除频器的输入讯号周期是1/2倍第二除频器之一；第一除频器的输入讯号周期是1/4倍第三除频器之一；第一除频器的输入讯号周期是1/8倍第四除频器之一。附图说明上述组件，以及本专利技术其它特征与优点，藉由阅读实施方式之内容及其图式后，将更为明显图1显示根据本专利技术之识别编号检测器之一实施例。图2显示根据本专利技术之突波产生器之一实施例。图3显示本专利技术之讯号时序图。图4显示本专利技术之4层三维集成电路之示意图。主要组件符号说明200层识别编号检测器210突波产生器220锁存器230加法器240 计·〔器212 第—』除频器212p 第-一突波电路214 第二除频器214p 第:二突波电路216第三除频器216p 第:三突波电路218第四除频器具体实施方式本专利技术将配合其较佳实施例与随附之图示详述于下。应可理解者为本专利技术中所有之较佳实施例仅为例示之用，并非用以限制。因此除文中之较佳实施例外，本专利技术亦可广泛地应用在其它实施例中。且本专利技术并不受限于任何实施例，应以随附之权利要求及其同等领域而定。一堆栈组件之每一层之三维芯片检测器包括一突波产生器以接收一初始讯号以及产生一突波输入讯号至一下一层检测器。一锁存器耦接突波产生器以接收突波产生器之一输出讯号与产生一层识别讯号。一计数器耦接前一层检测器及初始讯号以执行一计数操作，一加法器耦接计数器以增加一数值至一计数器之计数输出与输入增加讯号至突波产生器。本专利技术系有关于丨三维集成电路组件，三维集成电路组件典型地系藉由堆栈复数个芯片而形成，上述芯片可以为相同或不同型态的芯片。三维集成电路组件之侧视图可以参考任一习知技术知结构。如前述之习知技术所显示，三维集成电路组件系具有许多层堆栈于最上层之母板上，以及一接口芯片堆栈于其上。再者，三维集成电路组件之第一至最本文档来自技高网...
【技术保护点】
１．一种堆栈组件之每一层之三维集成电路检测器，一当前此层检测器位于该堆栈组件之一层中，其特征在于包括：一突波产生器，以接收一初始讯号以及产生一突波输入讯号至一下一层检测器；一锁存器，耦接该突波产生器以接收该突波产生器之一输出讯号与产生一层识别讯号；一计数器，耦接前一层检测器及该初始讯号以执行一计数操作；以及一加法器，耦接该计数器以增加一数值至该计数器之一计数输出，与输入增加讯号至该突波产生器；其中该当前此层、该下一层检测器与前一层检测器系位于该堆栈组件之不同层中。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈铭斌，张孟凡，吴威震，
申请(专利权)人：张孟凡，
类型：发明
国别省市：71
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