片上系统的IP模块与片上总线的通讯方法技术方案

本发明专利技术涉及一种片上系统的IP模块与片上总线的通讯方法，该方法在IP模块与片上总线之间设置两组寄存器，两组寄存器分别为控制寄存器、数据寄存器，片上系统的CPU发出的控制信号通过片上总线加载至控制寄存器，控制寄存器控制IP模块工作，工作结束后，IP模块通过控制寄存器向CPU请求中断并将产生的数据写入数据寄存器中，CPU在合适的时候响应中断，将数据寄存器中的数据读进CPU或放入片上系统的片上存储器中。本发明专利技术的通讯方法使得IP模块的工作速率与CPU的时钟无关，具有独立性；CPU根据实际情况在合适的时刻自动完成读写，这样可以释放出CPU去处理其他事务，通讯更快捷、更高效；适用于各种IP模块。

【技术实现步骤摘要】

本专利技术涉及一种半导体通讯方法，具体地说，涉及一种片上系统的IP模块与片上总线之间的通讯方法。
技术介绍
片上系统SoC (system on chip)系统将原来由许多芯片完成的功能，集中到一块芯片中完成，但是它不是各个芯片功能的简单叠加，而是从整个系统功能和性能出发，用软硬件结合的方法，利用IP复用技术，在一个芯片上以一个或多个CPU为核心，实现复杂的功能。IP复用技术的关键是建立完整的片上总线(OCB，on-chip bus)通讯系统。片上总线是 SoC设计中的关键，各IP与CPU之间的通讯是依靠片上总线实现的。这在时间长或是数据量大的应用时表现得尤为突出，这就对片上总线和IP之间的通讯有了很高的要求。如何高效快速的实现IP与处理器在SOC中的通讯就在于IP与片上总线的通讯方式。片上总线与微机总线有许多相似之处，例如能够提供灵活多样的集成方法，提供确定的总线读写时序和总线宽度，可以将不同供应商的产品集中在一起设计。现有技术中， 一般的IP与片上总线的通讯多是采用1 总线方式或是并行的方式。采用1 总线的数据传输方式对于时序要求较高，速度较慢，对于处理器占用时间较长。采用并行的数据传输方式则对于总线的资源占用较多，包括数据线地址线都需要总线自身进行控制。还有一种是采用桥(bridge)的方式，设计一种专用的桥接模块，在片上总线和IP之间进行通讯。这种方式适用于复杂的通讯方式，并非所有的IP都适用。
技术实现思路
本专利技术的目的是提供一种适用于各种片上系统的IP模块的快捷、高效、节省资源的IP模块与片上总线之间的通讯方法。为达到上述目的，本专利技术采用的技术方案是一种片上系统的IP模块与片上总线的通讯方法，在所述的IP模块与所述的片上总线之间设置两组寄存器，所述的两组寄存器分别为控制寄存器、数据寄存器，所述的片上系统的CPU发出的控制信号通过所述的片上总线加载至所述的控制寄存器，所述的控制寄存器控制所述的IP模块工作，工作结束后，所述的IP模块通过所述的控制寄存器向所述的CPU请求中断并将产生的数据写入所述的数据寄存器中，所述的CPU在合适的时候响应所述的中断，将所述的数据寄存器中的数据读进所述的CPU或放入所述的片上系统的片上存储器中。优选的，所述的CPU为所述的控制寄存器、所述的数据寄存器分配地址，每个所述的IP模块的所述的控制寄存器与所述的数据寄存器具有相同的基地址和不同的偏移地址。进一步优选的，所述的控制寄存器、所述的数据寄存器的长度分别为16位，且分为两个所述的地址。优选的，所述的片上总线为C*BUS。优选的，所述的控制寄存器包括片选位CS—，所述的IP模块的片选信号，低电平有效； 读使能位RD_，所述的IP模块的读有效信号，低电平有效； 转换信号位Corwst」所述的IP模块的转换信号，低电平有效； 全休眠/部分休眠式信号位PS/FS_，所述的IP模块的全休眠/部分休眠信号，PS/ FS_=1，所述的IP模块进入部分休眠模式，PS/FS_=0，所述的IP模块进入全休眠模式； 中断使能位BIE，BIE=I,中断请求使能，BIE=O,中断请求禁止； 中断标志位BIF，BIF=I,申请中断，BIF=O,所述的IP模块工作，此时写1清0。进一步优选的，当需要所述的IP模块工作时，所述的CPU的信号通过所述的片上总线加载至所述的控制寄存器，所述的转换信号位0)1^计_置0，中断使能位BIE使能，启动所述的IP模块的一个工作周期。进一步优选的，所述的CPU响应所述的中断，首先清除所述的中断标志位BIF，再使能所述的片选信号、所述的读有效信号，将所述的数据寄存器中的数据读进所述的CPU 或放入所述的片上系统的片上存储器中。在本专利技术的一个实施例中，所述的IP模块为12位逐次逼近式的AD转换器。所述的AD转换器接收所述的控制寄存器的信号后启动转换，所述的AD转换器的 BUSY信号自动为高电平，转换正在进行，转换结束后，所述的BUSY信号变为低电平，并通过所述的控制寄存器向所述的CPU请求中断。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点1、本专利技术的通讯方法使得IP模块的工作速率与CPU的时钟无关，具有独立性；2、本专利技术的通讯方法中，CPU根据实际情况在合适的时刻自动完成读写，这样可以释放出CPU去处理其他事务，通讯更快捷、更高效；3、与现有技术相比，本专利技术的通讯方法可以节省很多资源，适用于各种IP模块。附图说明附图1为本专利技术的一种片上系统的IP模块与片上总线的通讯方法的原理框图。附图2为本专利技术的一种片上系统的IP模块与片上总线的通讯方法的实施例一的原理框图。附图3为本专利技术的一种片上系统的IP模块与片上总线的通讯方法的实施例一中 AD转换器的工作时序图。具体实施例方式下面结合附图所示的实施例对本专利技术作进一步描述。实施例一参见附图1所示。一种片上系统的IP模块与片上总线的通讯方法，在IP模块与片上总线之间设置两组寄存器，两组寄存器分别为控制寄存器、数据寄存器。参见附图2所示。例如，IP模块为12位逐次逼近式的AD转换器。片上总线为 OBUS。模数(Analog to Digital, AD)转换器是一种通用的模拟信号与数字信号处理的接口，是现代SoC中的一个关键IP。AD转换器的BUSY信号为高电平，转换正在进行，转换结束后，BUSY信号变为低电平。OBUS是一种在半导体重用标准SRSGemiconductor Reuse Standard)的基础上进行改进和优化而来的片上标准总线。OBus由系统总线MLB (Module Local Bus)、外围总线IPBus以及IPI (IPBus hterface)三部分构成。IPBus则用来连接系统周边的IP 模块，其协议相对简单，与MLB之间则通过IPI相连，期望能减小系统总线的负载。本实施例中提到的AD转换器与OBUS的通讯实际为与OBUS中的IPBUS直接通讯。在AD转换器与OBUS之间设置控制寄存器、数据寄存器。CPU为这两组寄存器分配了地址。分配地址的原则是对于不同的IP分配不同的基地址，每个IP与OBUS接口的寄存器具有相同的基地址而每个寄存器具有不同的偏移地址。为了统一格式，寄存器组的长度为16位，分两个地址。例如分配给AD转换器的基地址为0x00d3_0000，控制寄存器的地址为 0x00d3_0000 和 0x00d3_0001，数据寄存器的地址为 0x00d3_0002 和 0x00d3_0003。其中，控制寄存器的设计如下 地址0x00d3_0000 和 0x00d3_000权利要求1.一种片上系统的IP模块与片上总线的通讯方法，其特征在于在所述的IP模块与所述的片上总线之间设置两组寄存器，所述的两组寄存器分别为控制寄存器、数据寄存器，所述的片上系统的CPU发出的控制信号通过所述的片上总线加载至所述的控制寄存器，所述的控制寄存器控制所述的IP模块工作，工作结束后，所述的IP模块通过所述的控制寄存器向所述的CPU请求中断并将产生的数据写入所述的数据寄存器中，所述的CPU在合适的时候响应所述的中断，将所述的数据寄存器中的数据读进所述的CPU或放入所述的片上系统的片上存储器中。2.根据权利要求1所述的片上系统的IP模块与片上总线的通讯方本文档来自技高网...

【技术保护点】
１．一种片上系统的ＩＰ模块与片上总线的通讯方法，其特征在于：在所述的ＩＰ模块与所述的片上总线之间设置两组寄存器，所述的两组寄存器分别为控制寄存器、数据寄存器，所述的片上系统的ＣＰＵ发出的控制信号通过所述的片上总线加载至所述的控制寄存器，所述的控制寄存器控制所述的ＩＰ模块工作，工作结束后，所述的ＩＰ模块通过所述的控制寄存器向所述的ＣＰＵ请求中断并将产生的数据写入所述的数据寄存器中，所述的ＣＰＵ在合适的时候响应所述的中断，将所述的数据寄存器中的数据读进所述的ＣＰＵ或放入所述的片上系统的片上存储器中。

【技术特征摘要】

【专利技术属性】
技术研发人员：汪健，张磊，赵忠惠，陈亚宁，王少轩，
申请(专利权)人：中国兵器工业集团第二一四研究所苏州研发中心，
类型：发明
国别省市：32