本实用新型专利技术提供了一种扩展龙芯CPU的IO带宽的装置，该装置包括龙芯CPU，DDR2内存，北桥芯片和南桥芯片；所述龙芯CPU通过自带的内存控制器与DDR2内存连接，通过16位HT总线与北桥芯片相连接；所述北桥芯片与南桥芯片相连接。本实用新型专利技术保持了原先龙芯CPU互联的架构模式，保证了原先了处理能力和运行模式。通过简单复制、添加已验证的chipsetsRS780E+SB710可以使1O能力成倍或者四倍的增长。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及龙芯CPU带宽扩展，具体提供了一种扩展龙芯CPU的IO带宽的装置。
技术介绍
龙芯3号系列CPU的出现面临一个严峻的问题就是CPU的产业化问题，如果解决不好产业化的问题，那龙芯CPU仍是一个不能实用只是概念意义的CPU，只能停留在实验室里。由于龙芯3号系列CPU面世的时间短，各种配套的应用方案有待设计和创造。Intel和 AMD X86架构的CPU都有成功的多颗CPU解决方案，而龙芯3号CPU多颗互联的应用方案有待进一步的探讨和设计，如何得到一种用于增强龙芯3号CPU IO带宽的设计方法，即能保证龙芯3号CPU的高性能，又能增强龙芯IO能力成为当务之急。目前龙芯3号CPU已知的互联方案只有两路和四路互联架构，更多龙芯CPU互联的架构方案没有。图1描述了龙芯3号CPU目前已有的两路和四路互联架构方案。从图1可以看出这两种方案只重视了龙芯CPU的运算性能，而没有解决龙芯CPU 的IO性能。放眼整个计算机领域，也是如此。在目前的计算机体系的发展中，CPU的发展越来越快，多核、高频的发展带动CPU每隔几年性能就会翻一番，而发展缓慢的是IO的性能， IO性能瓶颈在近几年来已经成为制约计算机性能提高的主要因素。而且龙芯CPU面临的另一个难题就是目前只找到了一类而且是目前唯一一类成功适配与龙芯3号CPU的chipsets，也就是说目前龙芯3号CPU的IO性能受限于这类 chipsets 的 IO 性能。
技术实现思路
为解决目前龙芯主板的IO带宽瓶颈，本技术采用在额外的龙芯CPU上再挂接一套和多套的chipsets来解决。本技术巧妙的利用了每个龙芯CPU闲置的HT bus，在其上面再挂接更多的chipsets来拓展IO带宽能力。一种扩展龙芯CPU的IO带宽的装置，该装置包括龙芯CPU，DDR2内存，北桥芯片和南桥芯片；所述龙芯CPU通过自带的内存控制器与DDR2内存连接，通过16位HT总线与北桥芯片相连接；所述北桥芯片与南桥芯片相连接。优选的，所述龙芯CPU的个数可以为2或4个。较优选的，所述龙芯CPU个数为2个时，龙芯CPU之间通过16位HT总线相连接。较优选的，所述龙芯CPU个数为4个时，每个龙芯CPU与相邻龙芯CPU通过8位HT 总线相连接。优选的，所述北桥芯片为RS780E，所述南桥芯片为SB710。本技术保持了原先龙芯CPU互联的架构模式，保证了原先的处理能力和运行模式。通过简单复制、添加已验证的chipsets RS780E+SB710可以使IO能力成倍或者四倍的增长。附图说明图1是目前龙芯3号CPU已有的互联方案图2是本技术架构具体实施方式如图2所示。本技术巧妙的利用了每个龙芯CPU闲置的HT bus，在其上面再挂接更多的chipsets来拓展IO带宽能力。如图2所示。两路龙芯CPU互联架构IO带宽拓展每个龙芯3号CPU有2个16位的HT bus。在两个龙芯CPU互联的架构中(如图 1中第一个图)，CPUO的2个16位的HT bus —个连接chipsets，另一个连接CPUl，CPUO的 2个HT bus都被用掉；而对于CPUl来说，其中一个HT bus连接CPUO，而另一个HT bus闲置，本设计就利用CPUl闲置的那个16位HT bus来连接同样一套chipsets :RS780E+SB710。 通过此种架构的设计，即保证了原先架构设计的CPU性能，又扩展了此架构的IO带宽，使 PCIE bus的221anes拓展到441anes，并由支持6个SATA硬盘拓展到支持12硬盘，并使其他IO接口，例如USB 口也相应的加倍。四路龙芯CPU互联架构IO带宽拓展每个龙芯3号CPU有2个16位的HT bus,而且每个16位的HT bus能够分成2个 8位的HT bus。图1中第二个图所示的四路龙芯CPU互联架构，CPUO的1个16位HT bus 连接chipsets，另一个16位HT bus分成2个8位的HT bus用来连接另外的2个龙芯CPU， 即2个16位的HT bus都已被用掉；另外的3颗龙芯CPU，即CPU1，CPU2，CPU3只用2个8 位的HT bus,即一个16位的HT bus,另外一个16位HT bus闲置没有。本设计利用其他3 个CPU闲置的HT bus各连接一套chipsets :RS780E+SB710。通过此种架构的设计，即保证了原先架构设计的CPU性能，又扩展了此架构的IO带宽，使PCIE bus的221anes拓展到 881anes，并由支持6个SATA硬盘拓展到支持M硬盘，并使其他IO接口，例如USB 口也相应变为4倍。当然可以根据IO带宽的需要，可以在CPUl、CPU2、CPU3灵活的添加1 3套 chipsets :RS780E+SB710 进行互联，最大额外互联 3 套 chipsets :RS780E+SB710。权利要求1.一种扩展龙芯CPU的10带宽的装置，其特征在于该装置包括龙芯CPU，DDR2内存， 北桥芯片和南桥芯片；所述龙芯CPU通过自带的内存控制器与DDR2内存连接，通过16位HT总线与北桥芯片相连接；所述北桥芯片与南桥芯片相连接。2.如权利要求1所述的装置，其特征在于所述龙芯CPU的个数可以为2或4个。3.如权利要求2所述的装置，其特征在于所述龙芯CPU个数为2个时，龙芯CPU之间通过16位HT总线相连接。4.如权利要求2所述的装置，其特征在于所述龙芯CPU个数为4个时，每个龙芯CPU 与相邻龙芯CPU通过8位HT总线相连接。5.如权利要求1所述的装置，其特征在于所述北桥芯片为RS780E，所述南桥芯片为 SB710。专利摘要本技术提供了一种扩展龙芯CPU的IO带宽的装置，该装置包括龙芯CPU，DDR2内存，北桥芯片和南桥芯片；所述龙芯CPU通过自带的内存控制器与DDR2内存连接，通过16位HT总线与北桥芯片相连接；所述北桥芯片与南桥芯片相连接。本技术保持了原先龙芯CPU互联的架构模式，保证了原先了处理能力和运行模式。通过简单复制、添加已验证的chipsetsRS780E+SB710可以使1O能力成倍或者四倍的增长。文档编号G06F13/40GK202102433SQ201120155800公开日2012年1月4日 申请日期2011年5月16日 优先权日2011年5月16日专利技术者刘新春, 尹宁宁, 李丰旺, 李永成, 杨晓君, 邵宗有, 郑臣明 申请人:曙光信息产业股份有限公司本文档来自技高网...
【技术保护点】
１．一种扩展龙芯ＣＰＵ的１Ｏ带宽的装置，其特征在于：该装置包括龙芯ＣＰＵ，ＤＤＲ２内存，北桥芯片和南桥芯片；所述龙芯ＣＰＵ通过自带的内存控制器与ＤＤＲ２内存连接，通过１６位ＨＴ总线与北桥芯片相连接；所述北桥芯片与南桥芯片相连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑臣明，邵宗有，刘新春，杨晓君，李丰旺，李永成，尹宁宁，
申请(专利权)人：曙光信息产业股份有限公司，
类型：实用新型
国别省市：12
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