一种基于电流模逻辑的高速大摆幅除二分频器电路制造技术

本发明专利技术公开了一种高速大摆幅除二分频器电路，属于集成电路设计及信号处理技术领域；本发明专利技术采用的具体电路主要由两个高速大摆幅D触发器级联构成，每一级D触发器都是在传统CML结构D触发器基础上，去掉尾电流源偏置，并采用PMOS管做负载，同时，在电路输出级又采用PMOS和NMOS互补交叉耦合对结构等，最终实现了在保证电路高速工作的条件下，提高输出信号的摆幅并使其达到近似全摆幅的目的。本发明专利技术不仅可以直接驱动后级电路，而且在一定程度上降低了系统功耗，弥补了传统除二分频器的不足，适合用于不加电平转换放大电路的低功耗前置双模预分频器前端中的高速分频器部分。

【技术实现步骤摘要】

本专利技术属于集成电路设计及信号处理
，具体涉及一种工作于 2. 5GHz-5. 5GHz，基于电流模逻辑的高速大摆幅除二分频器电路，主要应用于超高频无线通信系统的频率综合器中
技术介绍
近年来，在集成电路产业迅速发展的推动下，无线通信技术发生着日新月异的变化。无线通信技术大量的应用于诸如手机、无线局域网络(WLAN)、超高频射频识别(UHF RFID)，全球定位系统(GPS)等方面，各种不同的标准协议和技术应用层出不穷。无线通信系统也随之向传输速率越来越快，安全性能越来越高，质量可靠性越来越好的方向发展。频率综合器作为无线通信系统前端的重要部分，在近些年已经取得了充分的发展，而目前以锁相环(PLL)构成频率综合器是更为广泛使用的方法。在锁相环频率综合器中，分频器位于整个环路系统的反馈部分，也是工作在最高频率的模块之一，其性能往往对系统性能有决定性的影响。由于压控振荡器的输出直接接入分频器，所以工作在最高频率的前置双模预分频器，它的功耗占整个频率综合器功耗的较大部分。随着现代通信系统工作频率的不断升高，其功耗也急剧增加。在这种情况下，分频器中前置双模预分频器的设计难度很高，并成为了整个系统速度与功耗优化的瓶颈。目前，位于双模预分频器内最前端的高速除二分频器，大多采用电流模逻辑(CML)的高速D触发器来实现。附图1所示的是这种传统CML结构D触发器的电路图。它工作时包含采样和锁存两个阶段，其工作原理主要是通过开关切换，进行电流传递，从而实现差分输出。由于CML 的差分对结构相当于一个开关，差分信号只需高于MOS管的阈值电压就可开启MOS管，因此差分信号只需要较小的电压摆幅就可以完成功能，功耗相对较低，工作速度也很快。同时， 由于电路采用了差分结构，因此具有更好的共模噪声抑制特性，相对于单端的CMOS电路具有较强的抗干扰能力。但传统CML结构D触发器电压摆幅相对较小、不能达到全摆幅的特点，也使得在实际应用中带来额外的电路开销。附图2所示的是一个典型的相位切换高速双模预分频器电路框图。电路的前两级是由级联的两个除二分频器组成，如果它们都采用 CML结构，则半速除二分频器的输出摆幅会较小，其就不能和相位切换四选一数据选择器直接相连，这时就需要在半速除二分频器和相位切换四选一数据选择器之间加上CML—CMOS 电平转换电路。最终这会使得整个双模分频器产生一定的额外功耗并占用了更多的芯片面积。综上所述，设计一种具有高速、大摆幅、低功耗的除二分频器电路对于整个前置双模预分频器性能的提升有重大的意义。
技术实现思路
本专利技术的目的是设计一种基于电流模逻辑的高速大摆幅除二分频器电路，该除二分频器电路不仅可以工作在很高的速度条件下，而且具有低噪声、高抗干扰能力的优点，同时还可以直接驱动后级电路而不必再加入电平转换的放大电路，在一定程度上降低了系统功耗，弥补了传统CML结构D触发器构成的除二分频器的不足。为了解决上述传统CML结构D触发器的技术问题，本专利技术采用下述的技术方案。 所述的高速大摆幅除二分频器电路是在附图1所示的传统CML结构D触发器基础上，去掉尾电流源偏置，而使时钟对管的源极直接接地，从而避免了尾电流源消耗的一部分过驱动电压，使系统的功耗也相对较小。同时采用PMOS管代替常用的电阻负载，并将其栅极直接接地，这样可使PMOS管工作在线性区，由于这些PMOS有源负载在D触发器不同的工作状态下阻抗不同，从而可以使系统的传输延迟时间常数较小，提高了整个电路的工作速度，并获得了较大的输出摆幅。在电路输出级又采用PMOS和NMOS互补交叉耦合对结构代替单纯的 NMOS耦合对结构，从而在保证电路高速工作的条件下，进一步提高了输出信号的摆幅并达到近似的全摆幅。本专利技术的具体技术方案是一种高速大摆幅除二分频器电路，主要由两个高速大摆幅D触发器级联构成，所述除二分频器电路包含有电源正端VDD、电源负端GND、直流偏置电压输入端口 VBIAS、 除二分频器差分正相时钟信号输入端口 VaK、除二分频器差分负相时钟信号输入端口 ‘、除二分频器I路差分正相分频信号输出端口 Vra、除二分频器I路差分负相分频信号输出端口 V118tl、除二分频器Q路差分正相分频信号输出端口 Vq9ci、除二分频器Q路差分负相分频信号输出端口 Vq27ci ；所述除二分频器电路还包含有第一电容Cl、第二电容C2、第一电阻 R1、第二电阻R2、第一 D触发器Dl和第二 D触发器D2 ；其中第一 D触发器Dl和第二 D触发器D2的电路结构完全相同。第一 D触发器Dl包含有电源正极信号接入端口 V+、电源负极信号接入端口 V-、D触发器差分正相数据信号输入端口 A、D触发器差分负相数据信号输入端口 、D触发器差分正相时钟信号输入端口 CLK、D触发器差分负相时钟信号输入端口CH、D触发器差分正相数据信号输出端口 Q、D触发器差分负相数据信号输出端口 ζ ;所述第一 D触发器Dl的A端与第二 D触发器D2的ξ端相连，第一 D触发器Dl的 端与第二 D触发器D2的Q端相连；所述第一 D触发器Dl的Q端和第二 D触发器D2的A端都与除二分频器I路差分正相分频信号输出端口 Vto相连，第一 D触发器Dl的ζ端和第二 D触发器 D2的X端都与除二分频器I路差分负相分频信号输出端口 V118tl相连，第二 D触发器D2的 Q端与除二分频器Q路差分正相分频信号输出端口 Vq9ci相连，第二 D触发器D2的口端与除二分频器Q路差分负相分频信号输出端口 Vq27ci相连；所述第一 D触发器Dl的V+端和第二 D触发器D2的V+端都与电源正端VDD相连，第一 D触发器Dl的V-端和第二 D触发器D2的V-端都与电源负端GND相连；所述第一 D触发器Dl的CLK端，第二 D触发器D2的@端和第一电阻Rl的一端都与第一电容Cl的一端相连，第一 D触发器Dl的δ 端，第二 D 触发器D2的CLK端和第二电阻R2的一端都与第二电容C2的一端相连；第一电容Cl的另一端与除二分频器差分正相时钟信号输入端口 Vm相连，第二电容C2的另一端与除二分频器差分负相时钟信号输入端口相连，第一电阻Rl的另一端和第二电阻R2的另一端都与直流偏置电压输入端口 Vbias相连。在本专利技术的高速大摆幅除二分频器电路中，所述第一 D触发器Dl电路包含有第一 MOS管Ml、第二 MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7 、第八MOS管M8、第九MOS管M9、第十MOS管MlO、第^^一 MOS管Ml 1，所述第一 D触发器Dl中的第一 MOS管Ml、第二 MOS管M2、第三MOS管M3、第四MOS管M4、第七MOS管 M7和第八MOS管M8均是匪OS管，第五MOS管M5、第六MOS管M6、第九MOS管M9、第十MOS 管MlO和第^^一 MOS管Ml 1均是PMOS管；第一 MOS管Ml的源极和第二 MOS管M2的源极都与电源负极信号接入端口 V-相连，第一 MOS管Ml的栅极和第十一 MOS管Ml 1的栅极都与D 触发器差分正相时钟信号输入端口 CLK相连，第二 MOS管M2的栅极与D触发器差分负相时钟信号输入端口污互相连；第三MOS管Μ3的源本文档来自技高网...

【技术保护点】
１．一种基于电流模逻辑的高速大摆幅除二分频器电路，其特征在于该电路包含有电源正端（ＶＤＤ）、电源负端（ＧＮＤ）、直流偏置电压输入端口（ＶＢＩＡＳ）、除二分频器差分正相时钟信号输入端口（ＶＣＬＫ）、除二分频器差分负相时钟信号输入端口（）、除二分频器Ｉ路差分正相分频信号输出端口（ＶＩ０）、除二分频器Ｉ路差分负相分频信号输出端口（ＶＩ１８０）、除二分频器Ｑ路差分正相分频信号输出端口（ＶＱ９０）、除二分频器Ｑ路差分负相分频信号输出端口（ＶＱ２７０）、所述电路还包含有第一电容（Ｃ１）、第二电容（Ｃ２）、第一电阻（Ｒ１）、第二电阻（Ｒ２）、第一Ｄ触发器（Ｄ１）和第二Ｄ触发器（Ｄ２）；其中第一Ｄ触发器（Ｄ１）和第二Ｄ触发器（Ｄ２）的电路结构完全相同；第一Ｄ触发器（Ｄ１）包含有电源正极信号接入端口（Ｖ＋）、电源负极信号接入端口（Ｖ－）、Ｄ触发器差分正相数据信号输入端口（Ａ）、Ｄ触发器差分负相数据信号输入端口（）、Ｄ触发器差分正相时钟信号输入端口（ＣＬＫ）、Ｄ触发器差分负相时钟信号输入端口（）、Ｄ触发器差分正相数据信号输出端口（Ｑ）、Ｄ触发器差分负相数据信号输出端口（）；所述第一Ｄ触发器（Ｄ１）的Ａ端与第二Ｄ触发器（Ｄ２）的端相连，第一Ｄ触发器（Ｄ１）的端与第二Ｄ触发器（Ｄ２）的Ｑ端相连；所述第一Ｄ触发器（Ｄ１）的Ｑ端和第二Ｄ触发器（Ｄ２）的Ａ端都与除二分频器Ｉ路差分正相分频信号输出端口（ＶＩ０）相连，第一Ｄ触发器（Ｄ１）的端和第二Ｄ触发器（Ｄ２）的端都与除二分频器Ｉ路差分负相分频信号输出端口（ＶＩ１８０）相连，第二Ｄ触发器（Ｄ２）的Ｑ端与除二分频器Ｑ路差分正相分频信号输出端口（ＶＱ９０）相连，第二Ｄ触发器（Ｄ２）的端与除二分频器Ｑ路差分负相分频信号输出端口（ＶＱ２７０）相连；所述第一Ｄ触发器（Ｄ１）的Ｖ＋端和第二Ｄ触发器（Ｄ２）的Ｖ＋端都与电源正端（ＶＤＤ）相连，第一Ｄ触发器（Ｄ１）的Ｖ－端和第二Ｄ触发器（Ｄ２）的Ｖ－端都与电源负端（ＧＮＤ）相连；所述第一Ｄ触发器（Ｄ１）的ＣＬＫ端、第二Ｄ触发器（Ｄ２）的端和第一电阻（Ｒ１）的一端都与第一电容（Ｃ１）的一端相连，第一Ｄ触发器（Ｄ１）的端、第二Ｄ触发器（Ｄ２）的ＣＬＫ端和第二电阻（Ｒ２）的一端都与第二电容（Ｃ２）的一端相连；第一电容（Ｃ１）的另一端与除二分频器差分正相时钟信号输入端口（ＶＣＬＫ）相连，第二电容（Ｃ２）的另一端与除二分频器差分负相时钟信号输入端口（）相连，第一电阻（Ｒ１）的另一端和第二电阻（Ｒ２）的另一端都与直流偏置电压输入端口（ＶＢＩＡＳ）相连。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李征，张润曦，谢淼，黄龙，赖宗声，
申请(专利权)人：华东师范大学，
类型：发明
国别省市：31