本发明专利技术涉及一种带相位偏移调制功能分时交替实现的DDS系统。本发明专利技术在常规相幅转换器前加入了一个相位偏移量，为DDS提供了相位调制功能，它不但可为通信系统提供多种相位调制方式，还能在相位发生偏移的时候，及时通过相位偏移调制来修正相位偏差，使得DDS系统的输出信号更稳定，其相位偏移的调制更灵活。同时，本发明专利技术采用了相位分时交替实现技术实现整个DDS系统，使DDS系统能够在低时钟频率下工作，输出高速率的输出信号，从而达到提高DDS系统的运算速度的目的。本发明专利技术广泛应用于信号处理领域。
【技术实现步骤摘要】
本专利技术涉及一种DDS系统，特别涉及一种带相位偏移调制功能分时交替实现的 DDS系统。本专利技术直接应用于信号处理领域。
技术介绍
直接数字频率合成(DDS，Direct Digital Synthesizer)是一种基于相位累加、直接采用数字技术产生波形的新型频率合成技术，它具有频率分辨率高、频率切换快、频率切换时相位连续等优点，因而广泛应用于雷达、通信、软件无线电等系统中。传统的DDS如图1所示，DDS系统主要包括相位累加器、相位截断控制以及相幅转换器。相位累加器主要用于接收规格化的频率输入控制字，产生一个输入角度，它们的频率精度是由频率控制字的输入决定的。相位累加器包括了进位加法器，用于累加频率控制字 (FCff)的值计算出一个相位角经过截断后给相幅转换模块，然后产生一个sin或者cos的输出值。在角度截断控制中，角度的高三位被截断，截断下来的角度值范围变成了 所述加法器单元5中，引入了一个相位偏移调制量θ，以提供相位偏移调制功能。有益效果本专利技术的带相位偏移调制功能分时交替实现的DDS系统，与常规DDS系统相比，具有以下特点1.本专利技术在常规相幅转换器前加入了一个相位偏移量，为DDS提供了相位调制功能，扩展了传统DDS的应用场合，它不但可为通信系统提供多种相位调制方式，同时还能在相位发生偏移的时候，及时通过相位偏移调制来修正相位偏差，使得DDS系统的输出信号更稳定，其相位偏移的调制更灵活。2.本专利技术采用了相位分时交替实现技术实现整个DDS系统，将输入的频率信号分为四路送入相幅转换器中，这样仅需在MUX选择开关选择数据的时候采用频率为4倍DDS 时钟频率的系统时钟采样数据，而在其他情况下都采用DDS时钟处理数据。因此本专利技术的 DDS系统能够在低时钟频率下工作，输出高速率的输出信号，从而达到提高DDS系统的运算速度的目的。附图说明图1是常规的DDS系统结构图；图2是本专利技术具体实施的带相位偏移调制功能分时交替实现的DDS系统的结构图；图3是本专利技术图2中的MUX选择单元的输入输出波形图。 具体实施例方式本专利技术的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。本专利技术的系统框图如图2所示，本专利技术的系统包括一个时钟延迟单元、乘法器单元1 2、加法器单元1 5、一个相位累加器、相幅转换器1 4和一个MUX选择单元。它们的具体结构和连接关系、作用关系与本说明书的
技术实现思路
部分相同，此处不再重复。本专利技术具体实施的带相位偏移调制功能分时交替实现的DDS系统的结构图如图2 所示。以系统输出频率为IGHz为例，本专利技术的DDS系统的工作原理如下(1)第一路DDS系统的数据输入频率控制字few以250MHz (dds_clk时钟频率) 的速率送入系统，few首先经过乘法器单元1，输出一个频率控制字fcwl，fcwl经过相位累加器对数据进行累加，输出相位信号pow ;p0W再经过加法器单元5，与相位偏移量θ相加， 得到相位信号powl ；powl经过相幅转换器，得到幅度信号ampl。(2)第二路DDS系统的数据输入频率控制字few经过时钟延迟单元，输出频率控制字fCW2，fCW2经过加法器单元2与加法器单元5的输出powl相加，得到相位信号pow2， pow2再经过相幅转换器2，得到幅度信号amp2。(3)第三路DDS系统的数据输入频率控制字few经过时钟延迟单元，输出频率控制字fcw2，fcw2经过乘法器单元2输出fcw3，fcw3经过加法器单元3与加法器单元5的输出powl相加，得到相位信号pow3，pow3再经过相幅转换器3，得到幅度信号amp3。(4)第四路DDS系统的数据输入频率控制字few经过时钟延迟单元输出频率控制字fcw2，fcw2经过加法器单元1与乘法器单元2的输出fcw3相加，得到fcw4，fcw4经过加法器单元4与加法器单元5的输出powl相加，得到相位信号pOW4，pOW4再经过相幅转换器 4，得到幅度信号amp4。(5)数据合并阶段在四个相幅转换器后面加入一个MUX选择单元，本MUX选择单元采用频率为IGHz的系统时钟sys_Clk控制，将四路的幅度信号ampl 4合并为一路，输出幅度信号amp。本专利技术图2中的MUX选择单元的输入输出时序图如图3所示。在dds_clk第一个时钟周期中，相幅转换器1 4输出分别为a，b，c, d ；在dds_clk的第二个时钟周期中，相幅转换器1 4输出分别为e，f，g，h ；然后经过MUX选择单元的选通，由于sys_Clk的时钟频率是dds_clk时钟频率的4倍，每个dds_clk时钟周期里sys_clk时钟可以采到4个数据，第一个sys_clk时钟周期采样第一个dds_clk周期里第一路的值，第二个sys_Clk时钟周期采样第一个dds_clk周期里第二路的值，第三个sys_Clk时钟周期采样第一个dds_ elk周期里第三路的值，第四个sys_Clk时钟周期采样第一个dds_clk周期里第四路的值， 第五个sys_Clk时钟周期就开始采样第二个dds_clk周期里第一路的值，依此类推。这样经过8个系统时钟周期，将2个DDS时钟周期的数据采样完毕，分别为a，b，c，d，e，f，g，h。本系统在250MHz的dds_clk时钟下进行了大部分数据处理，最后通过MUX选通将数据采样率提高了 4倍，就产生了 IGHz的数据输出，即在低时钟频率的运算下得到了高速率的数据，提高了 DDS系统速度。同时，在加法器单元5的一个输入端引入了一个相位偏移量θ，对系统进行实时相位调制，使得本系统在实际应用中能够更加灵活的处理各种数据。图2中的各单元的实现方式如下一个时钟延迟单元是由一个常规的D触发器构成，对频率控制字few延迟一个 dds_clk时钟周期后输出。一个乘法器单元1 主要是由一个常规移位寄存器组成，对频率控制字few向左移 2位，将高两位略去，即对频率控制字few进行4倍相乘。一个乘法器单元2 主要是由一个常规移位寄存器组成，对频率控制字fcw2向左移1位，将最高位略去，即对频率控制字fcw2进行2倍相乘。一个加法器单元1 为常规加法器，采用CSA(进位保留加法器)结构实现。对频率控制字fcw2和频率控制字fcw3相加。一个加法器单元2 为常规加法器，采用CSA结构实现。对频率控制字fcw2取反后和相位信号Powl相加。一个加法器单元3 为常规加法器，采用CSA结构实现。对频率控制字fcw3取反后和相位信号Powl相加。一个加法器单元4 为常规加法器，采用CSA结构实现。对频率控制字fcw4取反后和相位信号powl相加。一个加法器单元5:为常规加法器，采用CSA结构实现。对相位偏移量θ和相位信号pow相加。在所述加法器单元5中，引入了一个相位偏移调制量θ，以提供相位偏移调制功能。一个相幅转换器1 将输入的相位信号powl转化为余弦信号对应的幅度信号 ampl。采用ROM表实现，ROM中的内容为余弦信号的幅度量化值。以相位信号powl为地址， 读取ROM值，即得到幅度信号ampl。一个相幅转换器2 将输入的相位信号pow2转化为余弦信号对应的幅度信号 amp2。采用ROM表实现，ROM中的内容为余弦信号的幅度量化值。以相位信号pow2为地址， 读取ROM值，本文档来自技高网...
【技术保护点】
１．一种带相位偏移调制功能分时交替实现的ＤＤＳ系统，其特征在于它包括：一个时钟延迟单元，其一个输入端与ＤＤＳ系统输入的数据频率控制字ｆｃｗ相连，其另一个输入端与ＤＤＳ的时钟端ｄｄｓ＿ｃｌｋ相连，它对系统外部输入的数据频率控制字ｆｃｗ延迟一个ｍｐ４，它将四个相幅转换器输出值按先后顺序，在系统时钟ｓｙｓ＿ｃｌｋ采样下，合并为一条输出，作为系统的总输出ａｍｐ。：其一个输入端与与外部输入的ＤＤＳ时钟ｄｄｓ＿ｃｌｋ相连，其另一个输入端与加法器单元５的输出ｐｏｗ４相连，它完成从加法器单元４输出信号ｐｏｗ４到幅度ａｍｐ４的转化；和一个ＭＵＸ选择开关，其四个输入端分别为相幅转换器１～４的的输出ａｍｐ１～ａ输出信号ｐｏｗ２到幅度ａｍｐ２的转化；和一个相幅转换器３，其一个输入端与与外部输入的ＤＤＳ时钟ｄｄｓ＿ｃｌｋ相连，其另一个输入端与加法器单元５的输出ｐｏｗ３相连，它完成从加法器单元３的输出信号ｐｏｗ３到幅度ａｍｐ３的转化；和一个相幅转换器４与加法器单元５的输出ｐｏｗ１相连，它完成从加法器单元５的输出信号ｐｏｗ１到幅度ａｍｐ１的转化；和一个相幅转换器２，其一个输入端与与外部输入的ＤＤＳ时钟ｄｄｓ＿ｃｌｋ相连，其另一个输入端与加法器单元２的输出ｐｏｗ２相连，它完成从加法器单元２的乘法器单元１的输出频率控制字ｆｃｗ１相连，其另一个输入与外部输入的ＤＤＳ时钟ｄｄｓ＿ｃｌｋ相连，它每隔一个ＤＤＳ时钟周期对乘法器单元１的输出进行累加；和一个相幅转换器１，其一个输入端与与外部输入的ＤＤＳ时钟ｄｄｓ＿ｃｌｋ相连，其另一个输入端后，再与加法器单元５的输出信号ｐｏｗ１进行相加；和一个加法器单元５，其一个输入端与相位偏移调制量θ相连，其另一个输入端与相位累加器的输出信号ｐｏｗ相连，它对相位偏移调制量θ与相位累加器的输出信号ｐｏｗ进行相加；和一个相位累加器，其一个输入与制字ｆｃｗ３取反后，再与加法器单元５的输出信号ｐｏｗ１进行相加；和一个加法器单元４，其一个输入端与加法器单元１的输出频率控制字ｆｃｗ４相连，其另一个输入端与加法器单元５的输出信号ｐｏｗ１相连，它对加法器单元１的输出信号频率控制字ｆｃｗ４取反的输出信号频率控制字ｆｃｗ２取反后，再与加法器单元５的输出信号ｐｏｗ１进行相加；和一个加法器单元３，其一个输入端与乘法器单元２的输出频率控制字ｆｃｗ３相连，其另一个输入端与加法器单元５的输出信号ｐｏｗ１相连，它对乘法器单元２的输出信号频率控它对时钟延迟单元的输出信号频率控制字ｆｃｗ２与乘法器单元２的输出信号频率控制字ｆｃｗ３进行相加；和一个加法器单元２，其一个输入端与时钟延迟单元的输出频率控制字ｆｃｗ２相连，其另一个输入端与加法器单元５的输出信号ｐｏｗ１相连，它对时钟延迟单元ｗ２相连，其另一个输入端输入一个恒定值２，它对时钟延迟单元的输出数据频率控制字ｆｃｗ２进行２倍相乘后输出；和一个加法器单元１，其一个输入端与时钟延迟单元的输出频率控制字ｆｃｗ２相连，其另一个输入端与乘法器单元２的输出频率控制字ｆｃｗ３相连，时钟周期后输出；和一个乘法器单元１，其一个输入端与ＤＤＳ系统输入的数据频率控制字ｆｃｗ相连，其另一个输入端输入恒定值４，它对系统输入的数据频率控制字ｆｃｗ进行４倍相乘后输出；和一个乘法器单元２，其一个输入端与时钟延迟单元的输出频率控制字ｆｃ...
【技术特征摘要】
【专利技术属性】
技术研发人员：李煜璟，余金山，张瑞涛，张俊安，付东兵，李儒章，陈光炳，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：85
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