SOCs测试封装扫描信号输入单元和扫描结果输出单元，涉及一种SOCs测试封装扫描单元结构，为了解决实现母核和子核的并行测试的不安全问题，SOCs测试封装扫描信号输入单元，它包括一号多路选择器、二号多路选择器、三号多路选择器、一号触发器和二号触发器，它还包括CMOS传输门；SOCs测试封装扫描结果输出单元，它包括四号多路选择器、五号多路选择器、六号多路选择器、七号多路选择器、三号触发器和四号触发器，它还包括CMOS传输门，CMOS传输门包括NMOS管和PMOS管，NMOS管和PMOS管的源极相连作为输入端，漏极相连作为输出端，栅极作为控制端，用于SOCs的测试。
【技术实现步骤摘要】
本专利技术涉及一种SOCs测试封装扫描单元结构。
技术介绍
随着集成电路深亚微米制造技术和设计技术的迅速发展，集成电路的规模越来越大，使得原来要由多个芯片才可以实现的复杂系统被集成在单个芯片上成为可能。在这种背景下，系统芯片(System-on-a-Chip，S0C)应运而生。系统芯片又称为片上系统，也就是系统级的集成电路，它可以将原来由多个芯片组成的复杂系统(包括数字电路、模拟电路、 信号采集和转换电路、存储器、MPU、DSP、MPEG等)集成在一个芯片上。与传统的电路板级系统相比，SOC消除了芯片间的信号传输延迟，因此避免了电路板上的信号串扰，能够大幅度提高整个系统的工作频率。与此同时，系统芯片在体积、功耗、成本等方面与传统的板级系统相比都占有较大优势，因此近年来被越来越多地应用于各种电子设备，已成为提高互联网络、信息家电、高速计算、多媒体应用及军用电子系统性能的核心器件，是一种具有国家战略意义的实用技术。随着SOC复杂度的提升，有时为了实现较为复杂的特定功能，某一种IP核内可能又包含多个子IP核，由这样的IP核组成的SOC称之为层次化设计的S0C，简称层次化S0C， 其重要思想是“今天的SOC就是明天的IP核”。尽管采用层次化思想设计SOC芯片能够节省设计时间和费用，并能够很快完成复杂SOC芯片的集成，然而这样的设计思想却给测试中如何对子IP核进行测试访问带来了难题，例如如何对层次化SOC中所有的子核和母核进行测试访问，如何实现对层次化SOC的测试调度进而降低整体测试时间等是层次化SOC测试中亟待解决的问题。由于嵌入在SOC内部的IP核失去了可测性和可控性，为了实现对它的测试访问， 目前国际上常采用的方法是在IP核上加载一个测试封装，该测试封装不仅能实现SOC中各个IP核之间的测试隔离，而且能提供IP核测试数据的快速传输通道。IEEE 1500 IP核测试标准中规定了一种可扩展的测试封装结构，旨在标准化IP核测试接口，使得IP核的测试变得方便、高效。测试封装中最重要的单元就是测试接口与IP核功能接口连接的测试封装扫描单元。IEEE1500标准中给出了一种基本的扫描单元，见图7，但是这种扫描单元在层次化SOC中却带来了很多问题，尤其是它不能使子核和母核同时处于测试模式，也就是无法实现子核和母核的并行测试，因此使得层次化SOC的测试时间明显增加。为了解决并行测试问题，图8和图9给出了一种测试封装单元结构，虽然能够实现母核和子核的并行测试， 却存在测试的不安全问题。
技术实现思路
本专利技术的目的是为了解决目前虽然能够实现母核和子核的并行测试，却存在测试的不安全问题，提供SOCs测试封装扫描信号输入单元和扫描结果输出单元。SOCs测试封装扫描信号输入单元，它包括一号多路选择器、二号多路选择器、三号多路选择器、一号触发器和二号触发器，它还包括CMOS传输门，功能输入端口的输出端分别连接在一号多路选择器的一个输入端和三号多路选择器的一个输入端，子核测试数据输入端口的输出端连接在二号多路选择器的一个输入端，母核测试数据输入端口的输出端连接在一号多路选择器的另一个输入端，一号多路选择器的输出端连接在一号触发器的输入端，一号触发器的输出端连接在母核测试数据输出端口的输入端，二号多路选择器的输出端连接在二号触发器的输入端，二号触发器的输出端连接在CMOS传输门的输入端和子核测试数据输出端口的输入端，CMOS传输门的输出端连接在三号多路选择器的另一个输入端，三号多路选择器的输出端连接在二号多路选择器的另一个输入端和功能输出端口的输入端；SOCs测试封装扫描结果输出单元，它包括四号多路选择器、五号多路选择器、六号多路选择器、七号多路选择器、三号触发器和四号触发器，它还包括CMOS传输门，功能输入端口的输出端分别连接在四号多路选择器的一个输入端、五号多路选择器的一个输入端和六号多路选择器的一个输入端，子核测试数据输入端口的输出端连接在五号多路选择器的另一个输入端，五号多路选择器的输出端连接在四号触发器的输入端，四号触发器的输出端连接在子核测试数据输出端口的输入端，母核测试数据输入端口的输出端连接在四号多路选择器的另一个输入端，四号多路选择器的输出端连接在七号多路选择器的一个输入端，七号多路选择器的输出端连接在三号触发器的输入端，三号触发器的输出端分别连接在CMOS传输门的输入端和母核测试数据输出端口的输入端，CMOS传输门的输出端连接在六号多路选择器的另一个输入端，六号多路选择器的输出端分别连接在七号多路选择器的另一个输入端和功能输出端口的输入端。本专利技术中的CMOS传输门TG实现了安全控制功能，在增加较小面积开销的情况下， 使得层次化SOC中的子核和母核能够并行测试，解决了测试壳单元在测试激励扫描移位过程中的安全移位问题，可以使IP核处于安全状态，大大减小了被测IP核内部逻辑在扫描移位时的频繁跳变产生的无用动态功耗，同时，测试过程中功能路径也没有增加延时，充分保证了测试的安全。附图说明图1为本专利技术测试封装扫描信号输入单元结构示意图，图2为本专利技术测试封装扫描结果输出单元结构示意图，图3为本专利技术的COMS传输门控制单元结构示意图，图4为本专利技术的COMS传输门控制单元逻辑符号示意图，图5为进行本专利技术测试封装扫描信号输入单元的COMS传输门的四种可选位置技术效果对比时的位置示意图，图6为进行本专利技术测试封装扫描结果输出单元的COMS传输门的四种可选位置技术效果对比时的位置示意图，图7为 IEEE 1500标准规定的典型的边界单元结构，图8为一种并行测试的测试封装扫描信号输入单元，图9为一种并行测试的测试封装扫描结果输出单元。具体实施例方式具体实施方式一结合图1说明本实施方式，本实施方式包括一号多路选择器mo、 二号多路选择器ml、三号多路选择器m2、一号触发器FFl和二号触发器FF2，它还包括CMOS 传输门TG，功能输入端口 CFI的输出端分别连接在一号多路选择器m0的一个输入端和三号多路选择器m2的一个输入端，子核测试数据输入端口 CTI的输出端连接在二号多路选择器 ml的一个输入端，母核测试数据输入端口 PTI的输出端连接在一号多路选择器m0的另一个输入端，一号多路选择器m0的输出端连接在一号触发器FFl的输入端，一号触发器FFl的输出端连接在母核测试数据输出端口 PTO的输入端，二号多路选择器ml的输出端连接在二号触发器FF2的输入端，二号触发器FF2的输出端连接在CMOS传输门TG的输入端和子核测试数据输出端口 CTO的输入端，CMOS传输门TG的输出端连接在三号多路选择器m2的另一个输入端，三号多路选择器m2的输出端连接在二号多路选择器ml的另一个输入端和功能输出端口 CFO的输入端。具体实施方式二 结合图2说明本实施方式，本实施方式包括四号多路选择器m3、 五号多路选择器m4、六号多路选择器m5、七号多路选择器m6、三号触发器FF3和四号触发器FF4，它还包括CMOS传输门TG，功能输入端口 CFI的输出端分别连接在四号多路选择器 m3的一个输入端、五号多路选择器m4的一个输入端和六号多路选择器m5的一个输入端，子核测试数据输入端口 CTI的输出端连接在五号多路选择器m4的另一个输入端，五号多路选择器m4的输本文档来自技高网...
【技术保护点】
１．ＳＯＣｓ测试封装扫描信号输入单元，它包括一号多路选择器（ｍ０）、二号多路选择器（ｍ１）、三号多路选择器（ｍ２）、一号触发器（ＦＦ１）和二号触发器（ＦＦ２），其特征是它还包括ＣＭＯＳ传输门（ＴＧ），功能输入端口（ＣＦＩ）的输出端分别连接在一号多路选择器（ｍ０）的一个输入端和三号多路选择器（ｍ２）的一个输入端，子核测试数据输入端口（ＣＴＩ）的输出端连接在二号多路选择器（ｍ１）的一个输入端，母核测试数据输入端口（ＰＴＩ）的输出端连接在一号多路选择器（ｍ０）的另一个输入端，一号多路选择器（ｍ０）的输出端连接在一号触发器（ＦＦ１）的输入端，一号触发器（ＦＦ１）的输出端连接在母核测试数据输出端口（ＰＴＯ）的输入端，二号多路选择器（ｍ１）的输出端连接在二号触发器（ＦＦ２）的输入端，二号触发器（ＦＦ２）的输出端连接在ＣＭＯＳ传输门（ＴＧ）的输入端和子核测试数据输出端口（ＣＴＯ）的输入端，ＣＭＯＳ传输门（ＴＧ）的输出端连接在三号多路选择器（ｍ２）的另一个输入端，三号多路选择器（ｍ２）的输出端连接在二号多路选择器（ｍ１）的另一个输入端和功能输出端口（ＣＦＯ）的输入端。
【技术特征摘要】
1.SOCs测试封装扫描信号输入单元，它包括一号多路选择器(mo)、二号多路选择器 (ml)、三号多路选择器(π )、一号触发器(FFl)和二号触发器(FM)，其特征是它还包括 CMOS传输门(TG)，功能输入端口(CFI)的输出端分别连接在一号多路选择器(m0)的一个输入端和三号多路选择器(π )的一个输入端，子核测试数据输入端口(CTI)的输出端连接在二号多路选择器(ml)的一个输入端，母核测试数据输入端口(PTI)的输出端连接在一号多路选择器(m0)的另一个输入端，一号多路选择器(m0)的输出端连接在一号触发器(FFl) 的输入端，一号触发器(FFl)的输出端连接在母核测试数据输出端口(PTO)的输入端，二号多路选择器(ml)的输出端连接在二号触发器(FF2)的输入端，二号触发器(FF2)的输出端连接在CMOS传输门(TG)的输入端和子核测试数据输出端口(CTO)的输入端，CMOS传输门 (TG)的输出端连接在三号多路选择器(π )的另一个输入端，三号多路选择器(π )的输出端连接在二号多路选择器(ml)的另一个输入端和功能输出端口(CFO)的输入端。2.根据权利要求1所述SOCs测试封装扫描信号输入单元，其特征在于CMOS传输门 (TG)包括 NMOS 管(TG-I)和 PMOS 管(TG-2)，NMOS 管(TG-I)的源极和 PMOS 管(TG-2)的源极相连作为输入端(IN)，NMOS管(TG-I)的漏极和PMOS管(TG-2)的漏极相连作为输出端(0UT)，NM0S管(TG-I)的栅极连接在控制电压(GC)端，PMOS管(TG-2)的栅极连接在控制电压(/GC)端，NMOS管(TG-I)的衬底连接在电源端(VDD)，PMOS管(TG-2)的衬底连接在地端(GND)。3.SOCs测试封装扫描结果输出单元，它包括四号多路选择器(m3)、五...
【专利技术属性】
技术研发人员：邓立宝，俞洋，乔立岩，向刚，彭喜元，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：93
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