本发明专利技术公开了一种安全可复用SPI外围接口电路。本发明专利技术中的数据缓冲器，用于缓冲接收数据和发送数据；中断及DMA控制模块，用于支持两种不同的数据处理方式：中断方式和DMA方式；寄存器控制模块，用于配置寄存器和各模块间的时序控制；APBSlave接口模块，用来基于APB总线跟CPU交互；时钟分频模块，用于生成2-256任意分频时钟给外部器件，实现波特率的灵活配置；命令解析模块，用于接口电路工作模式为从模式时，解析主机发送来的命令；安全传输模块，用于将传输数据进行串/并，并/串转换，利用CRC算法和ARQ技术保证传输数据的安全性。本发明专利技术支持主从工作模式的切换，保证了传输数据的安全性。
【技术实现步骤摘要】
本专利技术涉及一种外围串行总线SPI接口，尤其是一种安全可复用SPI外围接口电路。
技术介绍
串行外设接口(Serial Peripheral hterface，SPI)总线最初是由 Motorola 公司推出的，后来交给0PENC0RES组织维护。SPI总线是一种全双工、同步、串行数据接口标准总线，有Master和Slave两种工作模式。与别的串行总线相比，它具有电路结构简单(只有四根接口线)、速度快等优点，在集成电路飞速发展的近几年应用非常广泛。大量的新型器件如IXD模块、FLASH、EEPROM存储器、数据输入、输出设备等都采用了 SPI接口。但是SPI 接口工作的时候，没有应答信号，并且数据在发送的时候无校验位，所以，要求主从器件必须完全符合S P I的时序要求，否则数据传输很容易出现错误。另外，随着超大规模集成电路的发展趋势SOC的设计方式成为主流。电路的复杂性以及快速完成设计、降低成本等要求，决定了系统级芯片的设计必须采用IP (Intellectual Property)复用的方法。在实际的设计中，提高IP的可复用性是当前研究的热点。SPI接口有主模式和从模式两种工作模式，因此，为了给SoC设计和FPGA开发提供最大的灵活性，有必要设计一种可配置为主模式或从模式，可设置通信速率并能适用于不同传输模式的SPI外围接口电路。
技术实现思路
为了克服SPI协议数据传输安全性方面的不足，并提高SPI接口电路的可复用性， 本专利技术提供了一种安全可复用SPI外围接口电路，能够大大提高数据传输的安全性，并提高了接口电路的可复用性，降低了成本。本专利技术解决其技术问题所采用的技术方案为一种安全可复用SPI外围接口电路，包括以下常规外围接口电路模块数据缓冲器，用于缓冲接收数据Rx_FIF0和发送数据Tx_FIF0;中断及DMA控制模块，用于支持两种不同的数据处理方式中断方式和DMA方式；寄存器控制模块，用于配置寄存器和各模块间的时序控制；APB Slave接口模块，用来基于APB总线跟CPU交互，实现接口电路寄存器的配置和工作状态的读取；时钟分频模块，用于生成2-256任意分频时钟给外部器件，实现波特率的灵活配置。所使用的数据缓冲器由二块8深度、8宽度的FIFO组成，其中一块用于缓存接收数据Rx_FIF0，另外一块用于缓存发送数据Tx_FIF0。写操作是CPU配置写入Tx_FIF0或接口电路发出DMA请求有DMA从片内存储器搬运数据到Tx_FIF0，读操作是CPU读取Rx_FIF0 或者接口电路发出DMA请求有DMA从Rx_FIF0搬运数据到片内存储器并发中断给CPU。所使用的APB Slave接口模块，支持32位的数据单元。所述一种安全可复用SPI外围接口电路还包括命令解析模块和安全传输模块命令解析模块，用于接口电路工作模式为从模式时，解析主机发送来的命令。安全传输模块， 包括发送电路和接收电路两部分，用于将传输数据进行串/并，并/串转换，利用CRC算法和ARQ技术保证传输数据的安全性。所述命令解析模块在接口电路工作模式为从模式时，命令解析模块可以解析主机发送来的命令，这些操作主要包括，清除接收FIFO或者发送FIFO中的数据，选择DMA来作为数据交互的对象等，可以大大节省和CPU交互所需要的带宽。作为一种优选方案安全传输模块采用的CRC算法为CRC-CCITT码，其计算公式为G(X)=x16+X12+X5+1，其中χ为8位数据单元。循环冗余校验码码是一种效率极高的检错、纠错码，在数据通信领域中广泛使用.考虑到SPI总线的特点，采用了生成多项式为G(x)=x16+x12+X5+I的CRC-CCITT码，它可以检验出所有的单位错和双位错、奇数位错、 长度含16位的突发错、99. 997%的17位突发错和99. 998%的18位或18位以上的错误， CRC-CCITT 码失效的概率是 246=1. 528x10"5o进一步，安全传输模块采用的ARQ技术是ARQ技术中的停等式(stop-wait) ARQ， 如果发现传输错误，则进行安全处理，重新输入、输出数据。停等式ARQ，发送方每发送一帧数据之后就必须停下来等待接收方的确认返回，仅当接收方确认正确接收后再继续发送下一数据帧。该方法优点所需要的缓冲存储空间最小。再进一步，安全传输模块包括发送电路和接收电路两部分，发送电路包括并/串转换电路，CRC编码器；接收电路包括串/并转换电路，CRC校验器，CRC编码器。所述一种安全可复用SPI外围接口电路支持主模式和从模式两种工作模式；可以通过外部引脚msjiiode来进行SPI两种工作模式的切换，实现了端口和硬件资源的复用， 节省了成本，增强了该接口电路的兼容性。ms_mode=0，工作模式为主模式，可以与外部从机进行通信。mS_mode=l，工作模式为从模式，可以与外部主机进行通信。本专利技术的技术思路为此SPI接口电路有常规外围接口电路模块、命令解析模块和安全传输模块组成。其中常规外围接口电路模块包括数据缓冲器、中断及DMA控制模块、寄存器控制模块、APB Slave接口模块、时钟分频模块。该电路支持主模式和从模式两种工作模式；可以通过外部引脚msjiiode来进行 SPI两种工作模式的切换，实现了端口和硬件资源的复用，节省了成本，增强了该接口电路的兼容性。本专利技术的有益效果1、支持主从工作模式的切换，设置通信速率并能适用于不同传输模式的SPI外围接口电路。2、增加了安全传输模块，利用CRC算法和ARQ技术保证传输数据的安全性。3、从模式下，命令解析模块可以解析主机发送来的命令，可以大大节省和 CPU交互所需要的带宽。附图说明图1是本专利技术的安全可复用SPI外围接口电路结构框图； 图2 (a)是CPHA=O时SPI接口传输时序图2 (b)是CPHA=I时SPI接口传输时序图； 图3是本专利技术的安全传输模块发送电路框图； 图4是本专利技术的安全传输模块接收电路框图；图5是本专利技术的安全传输模块所用的CRC编码器原理图； 图6是本专利技术的安全传输模块所用的CRC校验器原理图； 图7是本专利技术的安全传输模块所用串/并电路的原理图； 图8是本专利技术的安全传输模块所用并/串电路的原理图； 图9是本专利技术的命令解析模块的工作流程图； 图10(a)是本专利技术的APB Slave接口框图； 图10(b)是本专利技术的APB Slave接口模块的写时序图； 图10(c)是本专利技术的APB Slave接口模块的读时序图。具体实施例方式下面结合附图对本专利技术作进一步描述。参照图1 图10，一种安全可复用SPI外围接口电路，包括以下常规外围接口电路模块数据缓冲器，用于缓冲接收数据Rx_FIF0和发送数据Tx_FIF0冲断及DMA控制模块， 用于通知CPU或者DMA发送或接收数据；寄存器控制模块，用于配置寄存器和各模块间的时序控制；APB Slave接口模块，用来基于APB总线跟CPU交互，实现接口电路寄存器的配置和接口电路工作状态的读取；时钟分频模块，用于生成2-256任意分频时钟给外部器件，实现波特率的灵活配置。安全传输模块，包括发送电路和接收电路两部分，利用CRC算法和 ARQ技术保证传输数据的安全性。命令解析模块，用于接口电路工作模式为从模式时，解析主机发送来的本文档来自技高网...
【技术保护点】
。分频模块，用于生成２－２５６任意分频时钟给外部器件，实现波特率的灵活配置；命令解析模块，用于接口电路工作模式为从模式时，解析主机发送来的命令；安全传输模块，用于将传输数据进行串／并，并／串转换，利用ＣＲＣ算法和ＡＲＱ技术保证传输数据的安全性Ｏ；中断及ＤＭＡ控制模块，用于支持两种不同的数据处理方式：中断方式和ＤＭＡ方式；寄存器控制模块，用于配置寄存器和各模块间的时序控制；ＡＰＢ Ｓｌａｖｅ 接口模块，用来基于ＡＰＢ总线跟ＣＰＵ交互，实现接口电路寄存器的配置和工作状态的读取；时钟１．一种安全可复用ＳＰＩ外围接口电路，包括数据缓冲器、中断及ＤＭＡ控制模块、寄存器控制模块、ＡＰＢ Ｓｌａｖｅ 接口模块、时钟分频模块、命令解析模块和安全传输模块，其特征在于：数据缓冲器，用于缓冲接收数据Ｒｘ＿ＦＩＦＯ和发送数据Ｔｘ＿ＦＩＦ
【技术特征摘要】
【专利技术属性】
技术研发人员：沈海斌，严军，吴新榕，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86
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