定时控制器及具有其的液晶显示器制造技术

本发明专利技术提供了一种定时控制器及具有其的液晶显示器，其中，定时控制器包括：数据转换模块(10)，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器(30)，用于存储并行视频流数据；还包括：输出模块(50)，与存储器(30)连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。应用本发明专利技术的技术方案，解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，解决了现有技术中的定时控制器锁定时间长的问题。

【技术实现步骤摘要】

本专利技术涉及液晶显示器领域，尤其涉及一种定时控制器及具有其的液晶显示器。
技术介绍
定时控制器(TCON,Timing Controller)为液晶显示屏(LCD，Liquid Crystal Display)模块中的一个芯片，用于从视频信号处理装置(如多媒体处理器，或者图形处理器)接收视频流数据，并对视频流数据进行序列化处理，形成驱动多个源驱动(Source Driver)集成电路(IC)的驱动信号，从而使源驱动IC形成不同的数据电压以驱动显示平面板显示不同的图像。图1示出了现有技术中的液晶显示屏的结构示意图。如图1所示，定时控制器 TCON与多个源驱动集成电路(SDIC)连接。从图1所示的液晶显示屏结构可以看出，该显示屏中并没有单独设置时钟传输线路。也就是说，现有技术中的定时控制器(TC0N，timing controller)通过数据传输线路传输视频流数据以及时钟信号。现有技术中的这种不单独设置时钟传输线路的数据传输方式，使LCD显示屏的内数据的传输更加便捷。但是，由于现有技术中的这种设计方式，需要通过数据通道传输时钟信息，就使得源驱动集成电路(IC)内部就必须包括时钟数据恢复模块(CDR，clock-data recovery)。通常情况下，时钟数据恢复模块采用相位锁相环(PLL，Phase Locked Loop)或者延迟锁相环((DLL，Delay Locked Loop)来实现。通常每个锁相环或者延迟锁相环的时钟信号的恢复时间(也称为锁定时间)大约为IOOus或者更长一些(与锁相环或者延迟锁相环的带宽有关)。因此，与专门传输时钟信息的传输线路相比，通过锁相环或者延迟锁相环来恢复时钟信号需要较长时间才能达到使时钟信号的传输达到稳定状态。并且，若考虑到实际应用中的显示屏显示方式的不同，则通过锁相环或者延迟锁相环来恢复时钟信号所需要的时间也会不同。例如，在显示屏显示方式中的sDDRS模式下， 由于采用通过降低更新速率的方式降低显示屏的能量消耗，因此当显示屏的时钟信号频率发生变化时，定时控制器与源驱动IC的传输接口的就需要更长的锁定时间。另外，当显示屏的显示模式发生变化时，定时控制器的锁定时间也会变长。例如，当显示屏从正常显示模式转变到蓝屏模式(fail safe mode)时，锁定时间也会增长。图2示出了现有技术的定时控制器的结构示意图。在图2中，视频流的接收由LVDS 接口实现(在具体的电路中可能为其他接口标准)。LVDS接口中的视频时钟信号作为MPLL 的参考时钟，以产生不同相位的多个时钟。此多相位的多个时钟有两个目的，一个目的是可以作为接口的高速采样时钟以利用过采样原理接受接口部分的高速串行视频信号，另一个目的是利用多相位时钟作为展频时钟信号的调制来源。数据部分经正确采样后会被存储器存储，一般为一个视频行或多个视频行的有效视频数据。在定时器中利用存储器存储视频数据的目的主要为利用存储器将数据由接收的视频时钟域转换为发送格式所需的时钟域；利用存储器将数据格式由接收的行格式转换为与驱动芯片接口的特定的格式。时钟信号经DSP的调制选择和DPLL的滤波后，即成为具有分布式频谱的展频时钟。此展频时钟经过最后的TXPLL进行频率改变后，生成具有发送格式所需要的速率，并具有展频特性的时钟，以驱动最后的数据发送。由上所述，为了支持显示屏所需要的分布式频谱，目前的定时控制器中一般需要三个锁相环来产生分布式时钟信号，并且由于所有锁相环的参考时钟均来自输入的时钟， 因此当输入时钟频率发生改变时，所有锁相环都需重新锁定新的频率。因此，此结构造成整个系统锁定时间很长。同时，从图2示出的定时控制器的结构中可以看出，锁相环MPLL的输入端输入的参考时钟信号为视频信号处理装置(如多媒体处理器，或者图形处理器)通过差分信号输入单元(图2中示出的LVDS RX)，发送的像素时钟信号，定时控制器输出视频流数据的速率会受锁相环MPLL的输入端输入的像素时钟信号控制。像素时钟信号的频率值的不同，会使定时控制内部的锁相环的锁定时间不同，同时会使定时控制器在用于输出视频流数据的转换周期内的输出数据比特率发生变化。特别是当参考时钟频率的频率发生变化或者显示屏的显示模式发生时变化，由于锁相环需要在新的频率下重新锁定，因此定时控制器以及与定时控制器连接的源驱动集成电路就需要较长时间来重新锁定以适应新的频率，就会使得视频流数据在传输时所需要的稳定时间延长。总之，锁定时间长且输出视频流数据的速率受输入影响为现有技术中无时钟传输线路的定时控制器存在的主要缺点，从而会使现有技术中这种无时钟传输线路的定时控制器的使用受到一定的制约。
技术实现思路
本专利技术旨在提供一种定时控制器及具有其的液晶显示器，以解决现有技术中的定时控制器锁定时间长且输出视频流数据的速率受输入影响的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种定时控制器，包括数据转换模块，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器，用于存储并行视频流数据；还包括输出模块，与存储器连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。进一步地，输出模块包括时钟信号频率提供电路，提供预定时钟信号的频率值； 第一锁相环，与时钟信号提供电路连接，用于根据预定时钟信号的频率值形成预定时钟信号；以及差分输出单元，与存储器以及第一锁相环连接，用于在预定时钟信号控制下输出包含并行视频流数据的差分输出信号。进一步地，第一锁相环的输出端还连接至存储器，为存储器提供所述预定时钟信号。进一步地，时钟信号频率提供电路包括参考频率提供单元，与第一锁相环连接， 为第一锁相环提供参考时钟信号频率值；频率生成单元，与第一锁相环连接，提供预定时钟信号的频率值。进一步地，预定时钟信号的频率值tx_clk根据下式计算得出tx_clk = k*osc_ clk，其中，k为预定的比例系数值，osc_clk为参考时钟信号频率值。进一步地，数据转换模块包括差分信号输入单元，接收输入的像素时钟信号 ’第二锁相环，输入端与差分信号输入单元连接，用于接收像素时钟信号，并形成多相位时钟信号发送至差分信号输入单元的时钟信号输入端，其中，差分信号输入单元还用于接收串行视频流数据，并基于多相位时钟信号形成并行视频流数据发送至存储器。进一步地，差分信号输入单元还用于将多相位时钟信号发送至存储器。根据本专利技术的另一方面，提供了一种液晶显示器，包括上述定时控制器。应用本专利技术的技术方案，定时控制器输出的并行视频流数据受自身生成的时钟信号控制，也就是说定时控制器的输出频率由自身生成的时钟信号控制，从而解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此采用本实施例中的定时控制器的结构也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。除了上面所描述的目的、特征和优点之外，本专利技术还有其它的目的、特征和优点。 下面将参照图，对本专利技术作进一步详细的说明。附图说明附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构本文档来自技高网...

【技术保护点】
１．一种定时控制器，包括：数据转换模块（１０），用于将输入的串行视频流数据转换为并行视频流数据；以及存储器（３０），用于存储所述并行视频流数据；其特征在于，还包括：输出模块（５０），与所述存储器（３０）连接，用于生成预定时钟信号，并在所述预定时钟信号控制下输出所述并行视频流数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：王鑫，刘海峰，赵宁，
申请(专利权)人：硅谷数模半导体北京有限公司，硅谷数模国际有限公司，
类型：发明
国别省市：11