与功率芯片相兼容的集成的沟槽防护型肖特基二极管结构及方法技术

一种用于包括沟槽场效应晶体管(FET)和与沟槽FET集成在一起的沟槽防护型肖特基二极管的电压转换器的方法和结构。在一个实施方式中，电压转换器可包括横向FET、沟槽FET和与沟槽FET集成的沟槽防护型肖特基二极管。形成电压转换器的方法可包括使用单一的导电层诸如多晶硅层形成沟槽FET栅区、沟槽防护型肖特基二极管栅及横向FET栅区。

【技术实现步骤摘要】


技术介绍

技术实现思路
附图说明应该注意简化了附图中的一些细节，绘制附图以便于对本专利技术实施方式的理解， 而不是保持严格的结构精度、细节和尺寸。应该注意由于半导体制造的一般方法是众所周 知的，没有示出所有的制造步骤。现在将详细参考本教导的本实施方式(示例性实施方式)，其实例在附图中示出。 在一切可能的地方，整个附图中用相同的参考数字表示相同或类似的部件。图1是根据本专利技术实施方式的功率转换器(S卩，电压转换器)器件的仰视图；图2是在单一芯片上包括低侧和高侧输出级功率器件的电压转换器器件的实施 方式的框图；图3-33是描述根据本教导的实施方式形成的各种中间结构的截面图；图34和35是描述根据本教导的实施方式形成的器件的各种特性的图；图36是根据本教导的实施方式的电子系统的框图；图37是根据本教导的实施方式的电压转换器的框图。具体实施例方式本教导的实施方式一般涉及包括扩散金属氧化物半导体(DM0Q场效应晶体管 (FET)的电压转换器结构。实施方式能够包括，例如，横向N-沟道DMOS(NDMOS)器件、准垂 直DMOS(QVDNOS)器件、具有与衬底相隔离的隔离体的FET等的组合，其与单一的半导体芯 片上的肖特基二极管相组合。本实施方式参考NDMOS器件描述所述器件，应该理解本文描 述的技术可以由本领域的技术人员进行修改以产生PDMOS器件。如这里所使用的，“P-体区”指“P-型体区”，并不表示掺杂水平。通常，会将P-体 区掺杂到下述的P+掺杂水平。类似地，“P-埋层”指“P-型埋层”，而“N-外延层”指“N-型 外延层”。下面将讨论P-埋层和N-外延层的具体的掺杂水平。应该理解下述的实施方式描述了在同一片硅或其他半导体衬底的分开位置形成 N-沟道扩散金属氧化物半导体(NDM0Q器件，但将意识到可以将该描述进行修改以形成PDMOS器件。器件可以如下文和附图所表示的，在芯片上彼此相距较远的位置形成，或者器 件可以彼此相邻地形成。此外，由于参考NDMOS器件的形成描述了本教导的方法，将体区 (例如)描述为P-体区(即，P-型体区)，而对于PDMOS器件，该结构将为N-体区(即， N-型体区)，一般将其称为“体区”。另外，一般将“P-埋层”(PBL，“P-型埋层”)称为“埋层”。本教导可以包括用于形成肖特基二极管和包括一个或多个肖特基二极管的器件 的过程。在一个实施方式中，可以使用同时形成肖特基二极管、低侧功率转换器器件和高侧 功率转换器器件的过程流程形成肖特基二极管。可以使用多晶硅层(也用作高侧器件的栅 区和低侧器件的栅区)形成肖特基二极管。例如，图1描述了根据本教导的实施方式的半导体器件10，其包括沟槽防护型肖 特基二极管，如以下将详细描述的，其可作为低侧FET电路16的一部分。图1描述了具有 组合封装的半导体芯片的直流(DC)到直流(DC)转换器的至少一部分。该组合封装的芯片 可包括具有控制电路12 (S卩，控制器)的第一集成电路(IC)芯片。该控制电路可包括一个 或多个金属氧化物半导体场效应晶体管(MOSFET)。图1还描述了在单一的半导体芯片上诸 如单片的硅、砷化镓或其他半导体材料上包括一个或多个高侧FET 14(8卩，高侧电路)和一 个或多个低侧FET 16 (S卩，低侧电路)的第二 MOSFET芯片。图2示出了 DC到DC转换器器 件的框图，其也描述了控制电路12、连接到Vin管脚引线且在器件工作期间适于与Vin电耦 合的高侧FET 14，及连接到电源地(Pem)管脚引线且在器件工作期间适于与P·电耦合的 低侧FET电路16。将在Vin和Pem之间的高侧FET 14和低侧FET 16之间的互连称为“半 桥”。根据本专利技术的实施方式的半导体器件电压转换器可包括封装管脚引线和管脚分配，如 图1和2所示。可以根据本教导形成的器件的实例包括但不限于具有组合封装的高侧MOSFET和 外部肖特基二极管的非同步降压DC到DC转换器(即，“非同步降压”转换器)，具有组合封 装的高侧和低侧MOSFET的非同步降压DC到DC转换器，具有组合封装的高侧和低侧MOSFET 的同步降压DC到DC转换器，具有组合封装的MOSFET的升压DC到DC转换器(同步升压)， 及具有组合封装的MOSFET和肖特基二极管的升压DC到DC转换器，及其他。包括在单一的芯片上包括低侧FET和高侧FET的单一芯片的器件设计这里也称为 “功率芯片(PowerDie) ”。功率芯片在单片的硅或其他半导体衬底上可包括高侧功率晶体管 和低侧功率晶体管。在2009年5月21日提交的、标题为“基于平面器件的用于功率转换 器的组合封装方式、结构和方法”的共同待决的美国专利申请系列号12/470，229中公开了 一种功率芯片。该申请与本申请共同转让，将其包含在此以作参考，该申请描述了功率芯片 以及在分离的芯片(该分离的芯片可以分开封装并放在诸如印刷电路板(PCB)的支撑衬底 上，或者可以作为两个分离的芯片组合封装在单一的半导体器件中，诸如封装的半导体器 件中)上具有控制器电路的控制器IC的使用。在所包含的申请中参考的功率芯片的平台 能够集成沟槽FET作为低侧FET和具有深沟槽侧的横向FET作为高侧FET。具有集成的肖特基二极管的低侧功率MOSFET能够用在诸如高频电路和高功效电 路的功率管理应用中，并能够提供减小的振荡和电磁干扰(EMI)。本教导的实施方式能够提 供与低侧FET并行集成的肖特基二极管，而不会引入高泄露。在图3-30中示出了示例性过程。图3示出了可包括半导体衬底32和层叠的外延层34的半导体装配30的三个区域。在一个实施方式中，在切割晶片的过程中，该三个区域 将保持在同一芯片上。所述三个区域可包括沟槽FET 36将要形成的位置、肖特基二极管38 将要形成的位置及横向FET40将要形成的位置。在该过程及产生的结构中，在该过程中形 成的沟槽FET 36可用作电压转换器器件的低侧FET，横向FET 40可用作高侧FET，肖特基 二极管38可与沟槽FET 36电耦合以提供与沟槽FET 36集成的被防护的肖特基二极管。为了本申请，“受防护的”肖特基二极管指在截面上，在任何一侧具有沟槽的肖特 基二极管，其提供了在肖特基二极管结的表面上减小的电场。此外，与沟槽FET “集成”的 肖特基二极管指形成在包括沟槽FET的同一衬底上、且存在于该同一衬底上和在其内的肖 特基二极管，且与沟槽FET同时形成。另外，可以通过沟槽FET源区金属提供肖特基二极管 阳极，通过沟槽FET漏区金属提供肖特基二极管阴极。外延层34可包括硅，厚度可在约0.5微米(ym)和约10 μ m之间，可压在半导体 衬底32 (厚度在约50 μ m和约800 μ m之间)上面。在一个实施方式中，在形成过程中或形 成后，如图4所示，外延层34可掺杂N型掺杂剂到约1E15原子/cm2和约5E17原子/cm2之 间的掺杂浓度。在形成图4所示的器件后，诸如氮化硅(Si2N3)的材料的一层(blanket)抗氧化层 50形成在外延层34的表面上，然后形成氧化掩膜52以产生类似于图5的结构的结构。可 形成抗氧化层50使其厚度在约100埃(A )到约5000埃(5 KA )之间。如图所示，氧化掩 膜52在肖本文档来自技高网...

【技术保护点】
１．一种半导体器件电路级，包括：半导体芯片，其包括：电路侧；非电路侧，其与所述电路侧相对；电路级，其包括：高侧晶体管，其包括横向场效应晶体管（ＦＥＴ）和所述横向场效应晶体管的源区；低侧晶体管，其包括沟槽ＦＥＴ、与所述横向ＦＥＴ的所述源区电耦合的所述沟槽ＦＥＴ的漏区，及所述沟槽ＦＥＴ的源区；沟槽防护型肖特基二极管，其集成在所述半导体芯片中，其中，所述沟槽防护型肖特基二极管的阳极与所述沟槽ＦＥＴ的所述源区电耦合，所述沟槽防护型肖特基二极管的阴极与所述沟槽ＦＥＴ的所述漏区和所述横向ＦＥＴ的所述源区电耦合；及输出，其设置在所述半导体芯片的所述非电路侧，其中，所述沟槽防护型肖特基二极管集成在所述沟槽ＦＥＴ的单元中。

【技术特征摘要】
2009.12.30 US 61/291,145;2010.11.03 US 12/938,5891.一种半导体器件电路级，包括 半导体芯片，其包括电路侧；非电路侧，其与所述电路侧相对； 电路级，其包括高侧晶体管，其包括横向场效应晶体管(FET)和所述横向场效应晶体管的源区； 低侧晶体管，其包括沟槽FET、与所述横向FET的所述源区电耦合的所述沟槽FET的漏 区，及所述沟槽FET的源区；沟槽防护型肖特基二极管，其集成在所述半导体芯片中，其中，所述沟槽防护型肖特基 二极管的阳极与所述沟槽FET的所述源区电耦合，所述沟槽防护型肖特基二极管的阴极与 所述沟槽FET的所述漏区和所述横向FET的所述源区电耦合；及 输出，其设置在所述半导体芯片的所述非电路侧， 其中，所述沟槽防护型肖特基二极管集成在所述沟槽FET的单元中。2.根据权利要求1所述的半导体器件电路级，进一步包括所述沟槽FET的沟槽栅的上表面在所述沟槽防护型肖特基二极管的沟槽栅的上表面 之上。3.根据权利要求1所述的半导体器件电路级，进一步包括所述沟槽FET的所述源区通过金属层被电耦合到所述沟槽防护型肖特基二极管的栅区。4.根据权利要求3所述的半导体器件电路级，进一步包括 所述沟槽防护型肖特基二极管的所述栅区的上表面，及 具有上表面的掺杂体区，其中所述沟槽防护型肖特基二极管的所述栅区的所述上表面在所述体区的所述上表 面之下。5.根据权利要求1所述的半导体器件电路级，进一步包括 沟槽导体，其将所述横向FET的所述源区电耦合到半导体衬底。6.根据权利要求1所述的半导体器件电路级，进一步包括在所述半导体芯片的所述非电路侧的金属层，其中，所述半导体器件电路级的输出电 耦合到所述金属层。7.根据权利要求1所述的半导体器件电路级，其中，在任何给定的电流下，所述沟槽防 护型肖特基二极管的正向电压降比所述沟槽FET的正向电压降低约300mV。8.一种将肖特基二极管集成在沟槽场效应晶体管(FET)中的方法，包括蚀刻至少一个开口穿过场氧化层并进入半导体衬底以形成至少一个肖特基二极管沟 槽栅开口 ；蚀刻至少一个开口进入所述半导体衬底以形成至少一个沟槽FET栅开口 ； 在所述至少一个肖特基二极管沟槽栅开口和所述至少一个沟槽FET栅开口中生长栅 氧化层；在所述至少一个肖特基二极管沟槽栅开口和所述至少一个沟槽FET栅开口内层积多 晶硅，以填充所述至少一个肖特基二极管沟槽栅开口的至少一部分和所述至少一个沟槽FET栅开口的至少一部分；及蚀刻在所述肖特基二极管沟槽栅开口内的所述多晶硅的至少一部分和所述场氧化层。9.根据权利要求8所述的方法，进一步包括形成至少一个肖特基二极管沟槽栅，在其截面上具有第一部分和第二部分，其中所述 场氧化层插入所述肖特基二极管沟槽栅的所述第一部分和所述第二部分之间；及在所述半导体衬底中植入掺杂剂，其中，所述场氧化层屏蔽了在所述至少一个肖特基 二极管沟槽栅的所述第一部分和所述第二部分之间的所述半导体衬底中的掺杂剂植入。10.根据权利要求8所述的方法，进一步包括 层积所述多晶硅包括层积一层多晶硅层； 在所述一层多晶硅层上形成图案化的栅掩膜，及蚀刻所述一层多晶硅层以形成所述至少一个沟槽FET沟槽栅、所述至少一个肖特基二 极管沟槽栅，和至少一个横向FET栅。11.根据权利要求10所述的方法，进一步包括蚀刻所述一层多晶硅层形成所述至少一个横向FET栅的上表面、所述至少一个沟槽 FET栅的上表面，和所述至少一个肖特基二极管沟槽栅的上表面，其中所述至少一个横向 FET栅的所述上表面在所述至少一个沟槽FET栅的所述上表面之上，且在所述至少一个肖 特基二极管沟槽栅的所述上表面之上。12.根据权利要求11所述的方法，进一步包括在蚀刻所述一层多晶硅层之后，蚀刻所述至少一个肖特基二极管沟槽栅，使得所述至 少一个沟槽FET栅的上表面在所述...

【专利技术属性】
技术研发人员：D·A·格德哈，F·希伯特，
申请(专利权)人：英特赛尔美国股份有限公司，
类型：发明
国别省市：US