ARINC429总线信号编解码电路制造技术

本实用新型专利技术涉及一种ARINC429总线信号的编解码电路。本实用新型专利技术ARINC429总线信号编解码电路在FPGA上实现ARINC429通讯。采用“DEI1046+FPGA”的芯片组合实现ARINC429总线信号的接收解码，采用“DEI1072+FPGA”的芯片组合实现ARINC429总线信号的编码发送。通过硬件描述语言实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC429通讯能力。本实用新型专利技术ARINC429总线通讯协议电路不仅实现了ARINC429总线信号与并行数字信号的转换，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制板面积。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于电子技术类，应用于航空电子
，是一种针对ARINC429总 线信号的硬件编解码电路。
技术介绍
ARINC^9通讯技术广泛应用于各种航空机载设备上，是一种常用的数据通讯总 线。目前实现ARINC4^通讯一般采用现有的ARINC4^接口、协议处理芯片配合微处 理器来实现。如一种现有ARINC4^通讯技术由“HS3282+HS3182”芯片组合实现2路接收 1路发送，TS68C429A实现8路接收3路发送。然而这种ARINC4^通讯需要的电路多，印制 板占用面积大，难以满足多通道、小型化的要求，而且这两种方式的数据处理依赖处理器， 会大量占用处理器的时间，效率较低。
技术实现思路
本技术目的为了解决现有技术难以实现小型化多通道的问题，本技术 提供了一种在较小的面积上实现多通道通讯的ARINC^9总线信号编解码电路。本技术的技术方案一种ARINC429总线信号编解码电路，其作为发送信号转 换芯片的DEI1072芯片与FPGA相接，作为接收信号转换芯片的DEI1046与FPGA相接，且共 用与FPGA相接的数据总线，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转 换器、数据缓冲器、解码器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及 数据缓冲顺次相接，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所 述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据 缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器 均连接与一共同的数据总线后与处理器相接。其编码电路中的并串转换器连接有校验模块和地址计数模块。其解码电路中的串并转换器连接有奇偶校验模块，所述奇偶校验模块经32位锁 存模块与标号解析模块相连。本技术有益效果是本技术ARINC429总线信号编解码电路在FPGA上实 现ARINC^9通讯。采用“DEI1046+FPGA”的芯片组合实现ARINC^9总线信号的接收解码， 采用“DEI1072+FPGA”的芯片组合实现ARINC4^总线信号的编码发送。通过硬件描述语言 实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC4^通讯能力， 提高了集成度，减小了所占印制板的面积，缩短了处理器的时间，提高了效率。附图说明图1是本技术ARINC429总线信号编解码电路的结构框图；图2是本技术ARINC429总线信号解码电路的原理框3图3是本技术ARINC429总线信号编码电路的原理框图；其中，1-驱动器、2-编码器、3-第一控制寄存器、4-并串转换器、5-数据缓冲器、 6-处理器、7-解码器、8-串并转换器、9-第二控制寄存器、10-数据总线。具体实施方式下面通过具体实施方式对本技术作进一步的详细说明请参阅图1，其是本技术ARINC429总线信号编解码电路的结构框图。本实用 新型ARINC4^总线信号编解码电路采取的方案是在FPGA上实现ARINC4^通讯。通过硬件 描述语言实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC429 通讯能力。该编解码电路的编码发送电路和解码接收电路互相独立，但共用数据地址总线。其中，所述FPGA芯片内集成有编码器2、第一控制寄存器3、并串转换器4、数据缓 冲器5、解码器7、串并转换器8、第二控制寄存器9。其中，发送电路经驱动器1与FPGA芯 片内的编码器2相连，而编码器2与并串转换器4以及数据缓冲器5顺次相接，同时，所述 编码器2、并串转换器4以及数据缓冲器5均与第一控制寄存器3相连。所述接收电路经驱 动器1与FPGA芯片内的解码器7相连，而解码器7与串并转换器8以及数据缓冲器5顺次 相接，同时，所述解码器7、串并转换器8以及数据缓冲器5均与第二控制寄存器9相连。而 且第一控制寄存器3、第二控制寄存器9以及数据缓冲器5均连接与一共同的数据总线10 后与处理器6相接。其中，所述的驱动器1用于实现ARINC4^总线信号与TTL电平之间的转换。所述 的串行数据解码器7用于将串行ARINC4^数据转化成具有同步时钟的串行数据流。所述 的编码器2用于将要发送的串行数据按照双相哈佛码格式进行编码发送。所述的并串数据 转换器4和串并数据转换器8分别用于将并行发送数据转化成串行数据流，以及将接收到 的串行数据转换成并行数据。所述的数据缓冲器用于将数据打包存放，便于减少外部处理 器的访问频率。请同时参阅图2，其是本技术ARINC429总线信号解码电路的原理框图。本实 施方式采用“DEI1046+FPGA”的芯片组合实现ARINC^9总线信号的接收解码。在硬件实施 时，使用DEI1046作为8通道的ARINC4^接收信号转换芯片。所述DEI1046发出的信号由 FPGA芯片内的解码器7进行位解码，然后由串并转换器8进行串并转换，然后一路进行超时 处理，另一路由校验模块进行奇偶校验，32位锁存和标号解析模块进行解析后连接于数据 总线10。解码接收电路的工作流程是刚开始通讯时，依据设定的波特率对接收到的数据 进行解码。然后到串并转换电路完成串行数据到并行数据的转换，然后根据数据进行奇偶 校验、标号解析工作，解码后的并行数据写入其标号所对应的数据缓冲器。在接收数据时， 数据在数据缓冲区中存放的相对地址与数据标号相同。请参阅附图3，其是所示为ARINC429总线信号编码电路发送模块的原理框图。本 实施方式采用“DEI1072+FPGA”的芯片组合实现ARINC4^总线信号的编码发送。在硬件实 施时，使用DEI1072作为1个通道的高低速可控制的ARINC4^发送信号转换芯片。数据总 线10的数据经32位锁存和校验模块的奇偶校验，并串转换器4的并串转换后再经编码器 2的位编码，然后传输至DEI1072，由其发送，其间根据读取数据长度对数据进行地址计数。 所述编码电路发送模块的工作流程是取数据地址指针按照设置好的发送数据长 度定时累加，从数据缓冲器(双端口 ram)对应的地址里取出数据，由并串转换器按照设定 的波特率转成串行数据，然后通过编码电路处理成符合ARINC^9总线要求的信号，最后由 驱动器转换成符合ARINC^9总线电平特征要求的信号发送。校验位在取数据时由校验生 成电路产生，且在发送数据时，根据设定的发送长度来发送一定量的数据。 本技术将DEI1046芯片和DEI1072芯片的数字接口与Xi 1 inx公司的Virtex4 系列的FPGA的IO 口连接。外部时钟选用通过FPGA内部的硬件逻辑分频到IMHz的时钟。在ISE软件界面中，使用VHDL语言分别描述发送编码部分和接收解码部分，并根 据硬件上的发送和接收的通道数进行例化。其中，例化是FPGA的一种使用方式，通过在 FPGA内复制同种功能单元来实现更多通道的处理能力。发送/接收控制器采用有限状态机 来实现，外部数据接口使用FPGA中的Block ram构成的双端口 ram来实现。综上所述本技术ARINC4^总线通讯协议电路不仅实现了 ARINC4^总线信号 与并行数字信号的转换，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制 本文档来自技高网...

【技术保护点】
一种ＡＲＩＮＣ４２９总线信号编解码电路，其特征在于：作为发送信号转换芯片的ＤＥＩ１０７２芯片与ＦＰＧＡ相接，作为接收信号转换芯片的ＤＥＩ１０４６与ＦＰＧＡ相接，且共用与ＦＰＧＡ相接的数据总线，其中，所述ＦＰＧＡ芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、解码器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲器顺次相接，同时，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。

【技术特征摘要】
1.一种ARINC429总线信号编解码电路，其特征在于作为发送信号转换芯片的 DEI1072芯片与FPGA相接，作为接收信号转换芯片的DEI1046与FPGA相接，且共用与FPGA 相接的数据总线，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数 据缓冲器、解码器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲 器顺次相接，同时，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所 述解码器与串并转换器以及数据缓冲器...

【专利技术属性】
技术研发人员：杨启勤，田军，
申请(专利权)人：陕西千山航空电子有限责任公司，
类型：实用新型
国别省市：61