具有垂直凸出物的浮栅结构制造技术

本发明专利技术揭示浮栅结构（２３０），其具有一远离衬底表面延伸的凸出物。此凸出物（２３２，２３４）可为浮栅提供用于耦合浮栅与控制栅的增加的表面积。在一个实施例中，字线在浮栅的每一侧上向下延伸以屏蔽同一串中的各相邻浮栅。在另一实施例中，揭示一种用于制作具有凸出物的浮栅的方法。该凸出物可形成为自对准于浮栅的其余部分。

【技术实现步骤摘要】
具有垂直凸出物的浮栅结构本申请是专利技术专利申请“具有垂直凸出物的浮栅结构”(申请日2004年6月9日， 优先权日2003年6月30日，申请号200480020878. 6)的分案申请。
本专利技术大体说来涉及非易失性闪速存储系统，更具体说来，涉及存储单元及存储 单元阵列的结构、及其形成方法。
技术介绍
目前，人们正在应用许多种在商业上很成功的非易失性存储器产品，尤其是那些 使用闪速EEPR0M(电可擦可编程只读存储器)单元阵列的小形状因数插件形式的非易失性 存储产器品。在一种类型的架构-NAND阵列中，其中由多于两个存储单元(例如16个或32 个)构成的串联串与一个或多个选择晶体管一起连接于各单独的位线与一参考电平之间， 从而形成存储单元列。各字线延伸穿过大量的这种列内的存储单元。在编程期间，通过如 下方式来读取及验证一列中的一单独存储单元使该串中的其余单元均强导通，以使流经 一串的电流取决于该所寻址的单元中所存储电荷的电平。一 NAND架构阵列的实例及其作 为存储系统一部分的作业参见第6，046，935号美国专利，该专利的全文以引用方式并入本 文中。在源极扩散区与漏极扩散区之间具有一 “分裂沟道”的另一种类型的阵列中，存 储单元的浮栅位于所述沟道的一部分上，字线(也称为控制栅)位于另一沟道部分及浮栅 上。由此会有效地形成一具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使 用所述浮栅上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另 一晶体管(选择晶体管)则仅以字线作为其栅极。所述字线在一行浮栅上延伸。该类单 元的实例、其在存储系统中的应用及其制造方法在第5，070，032,5, 095，344,5, 315，541、 5，343，063,5, 661，053及6，281，075号美国专利中给出，这些专利均以引用方式并入本文 中。此种分裂沟道式闪速EEPROM单元的一修改是增加了一位于浮栅与字线之间的引 导栅极。阵列中的每一引导栅极均垂直于字线在一列浮栅上延伸。其作用是在读取或编程 一选定单元时无需使字线同时执行两种功能。这两种功能为(1)用作选择晶体管的栅极， 因此需要一适当电压使选择晶体管导通或关断，(2)通过一耦合于字线与浮栅之间的电场 (容性)将浮栅的电压驱动至一所期望电平。通常难以使用单一电压以最佳方式同时执行 该等两种功能。在增加了引导栅极后，字线仅需要执行功能(1)，而由所增加的引导栅极来 执行功能(2)。例如，在第5，313，421及6，222，762号美国专利中对在闪速EEPROM阵列中 使用引导栅极进行了说明，这些专利均以引用方式并入本文中。在上述两种类型存储单元阵列中的任意一种中，均通过将电子自衬底注入至浮栅 来编程一存储单元的浮栅。这通过在沟道区域中进行恰当的掺杂并施加恰当的电压至源 极、漏极及其余栅极来实现。较佳使用所谓的“源极侧”注入，此也在上述第5，313，421号专利中进行了说明。在上述两种类型存储单元阵列二者中均使用两种用于自浮栅移除电荷以擦除存 储单元的技术。其中一种技术是通过向源极、漏极及其他栅极施加适当的电压以使电子隧 穿过浮栅与衬底之间的介电层的一部分，来擦除至衬底。另一种擦除技术是通过一位于浮 栅与另一栅极之间的隧道介电层将电子自浮栅转移至所述另一栅极。在上述的第一种类型 的单元中，出于该目的而设置一第三擦除栅极。在上述的因使用一引导栅极而已具有三个 栅极的第二种类型的单元中，是将浮栅擦除至字线，而无需增加一第四栅极。尽管该后一种 技术又重新增加了一由字线执行的第二功能，然而，这些功能是在不同的时刻执行，因而无 需因这两种功能而进行折衷。当使用这两种擦除技术之一时，将大量的存储单元一起划归 为群组，以便以“闪速”方式同时擦除。在一种方法中，所述群组包含足够的存储单元，以存 储在一磁盘扇区中所存储的用户数据量(即512个字节)加上某些开销数据。在另一种 方法中，每一群组包含足够的单元，以保存数千个字节的用户数据，这等于许多个扇区的数 据。在第5，297, 148号美国专利中对多块擦除、缺陷管理及其他闪速EEPROM系统特征进行 了说明，该美国专利以引用方式并入本文中。如在大多数集成电路应用中一般，对于闪速EEPROM系统，也存在缩小为构建某些 集成电路功能所需的硅衬底面积的压力。人们不断地期望增加在一硅衬底的既定区域中可 存储的数字数据的量，以增大一既定尺寸的存储插件及其他类型封装件的存储容量，或者 既增大容量又减小尺寸。一种增大数据存储密度的方法是每一存储单元存储多于一位数 据。这通过将一浮栅电荷电平电压范围窗口划分成多于两种状态来实现。使用四个此种状 态能够使每一单元存储两位数据，使用八种状态能够使每一单元存储三位数据，依此类推。 一种多状态闪速EEPROM结构及作业在第5，043，940号及第5，172，338号美国专利中进行 了说明，这些专利均以弓I用方式并入本文中。也可以通过减小存储单元及/或整个阵列的物理尺寸来实现数据密度的增大。随 着处理技术随时间的改良，通常对所有类型的电路均执行集成电路尺寸的缩小以允许构建 更小的形体尺寸。但是既定电路布局能以此种方式缩小到何种程度通常存在限值，因为常 常有至少一个形体就其能缩小多少而言受到限制，从而限制了整体布局可缩小的程度。当 发生此种情况时，设计者将转向所构建电路的新的或不同的布局或架构来减小实施其功能 所需的硅面积的大小。缩小上述闪速EEPROM集成电路系统也会遇到类似的限制。另一种闪速EEPROM架构利用一双重浮栅存储单元连同在每个浮栅上存储多个状 态。在此种类型的单元中，两个浮栅包含于源极扩散区与漏极扩散区之间的其沟道上，且其 中间具有一选择晶体管。沿每一列浮栅包含有一引导栅极，且沿每一行浮栅均有一字线设 置于该引导栅极上。当访问一既定浮栅以进行读取或编程时，含有所涉及浮栅的单元中另 一浮栅上方的引导栅极升至足够高，以导通所述另一浮栅下方的沟道，而无论其上面所存 在的电荷电平如何。在对所涉及的浮栅进行读取或编程时，此可有效地消除同一存储单元 中另一浮栅的因素。例如，此时，流经该单元的电流(可用于读取其状态)的大小是所涉及 浮栅上电荷量的函数，而非同一单元中另一浮栅上的电荷量的函数。该等单元阵列架构及 操作技术的实例在第5，712，180号、第6，103，573号及第6，151，248号美国专利中进行了 说明，这些专利的全文以引用方式明确地并入本文中。在这些类型及其他类型的非易失性存储器中，耦合于浮栅与越过其的控制栅之间的场的大小均得到精细控制。耦合的大小决定置于耦合至其浮栅的控制栅上的电压的百分 数。耦合百分数取决于若干因素，包括浮栅的交叠控制栅表面的表面积的大小。通常期望 通过使交叠面积的大小最大化来使浮栅与控制栅之间的百分数耦合最大化。增加耦合面积 的一种方法由^an等人在第5，343，063号美国专利中进行了说明，此专利的全文以引用方 式并入本文中。该专利中所说明的方法是使浮栅比通常情况下更厚以提供可与所述控制栅 相耦合的大的垂直表面。该专利申请案中所说明的方法是通过在浮栅上增加一垂直凸出物 来增加浮栅与控制栅之间的耦合。在增加相邻浮栅与控制栅之间的垂直耦本文档来自技高网...

【技术保护点】
一种非易失性存储单元阵列，其包括在衬底表面上布置成串形式的非易失性存储元件，所述串通过隔离元件与相邻串分离，每一非易失性存储元件具有一浮栅，所述浮栅包括第一浮栅部分和第二浮栅部分，其中每个第二浮栅部分都自所述第一浮栅部分的上表面延伸以沿所述串的方向形成倒Ｔ形剖面形状。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：杰弗里卢策，图安法姆，亨利钱，乔治玛塔米斯，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]