一种形成集成电路结构的方法，包括：在衬底的至少一部分上方形成绝缘层；在绝缘层的顶面上方形成多个半导体柱。该多个半导体柱通过绝缘层的多个部分水平隔离。该多个半导体柱配置为周期性图案。该方法进一步包括：从半导体柱的顶面和侧壁外延生长ＩＩＩ－Ｖ化合物半导体膜。此外，还公开了一种从填充有中间层的沟槽生长ＩＩＩ－Ｖ化合物半导体。
【技术实现步骤摘要】
本公开一般涉及集成电路制造工艺，更具体地，涉及形成III-族V-族(III-V)化 合物半导体膜。
技术介绍
诸如氮化镓(GaN)的III-族V-族化合物半导体(通常被称为III_V化合物半导 体)及其相关合金近些年来已经被深入研究，这是由于它们在电子和光电器件中的应用前 景。采用III-V化合物半导体的可能光电器件的特定实例包括蓝光发光二极管和激光二极 管、以及紫外线(UV)光电探测器。许多III-V化合物半导体的大带隙和高电子饱和速度还 使得它们成为在高温和高速功率电子下进行应用的极好候选对象。外延生长GaN膜被广泛用于发光二极管的制造。不幸的是，外延GaN膜必须在衬 底而不是GaN上生长，这是因为由于通常用于生长块状晶体的温度处的氮的高平衡压力而 导致很难获得GaN块状晶体。由于缺少用于GaN衬底的可行块生长方法，GaN通常被外延 沉积在诸如硅、SiC和蓝宝石(Al2O3)的不同衬底上。然而，在不同衬底上的GaN膜的生长 是很难的，这是因为这些衬底具有不同于GaN的晶格常数并且热膨胀系数。如果可以克服 在硅衬底上的GaN膜生长中的困难，由于硅衬底的低成本、大直径、高晶体和表面质量、可 控电导率、以及高热导率，硅衬底对于GaN生长是非常具有吸引力的。硅衬底的使用还提供 了基于GaN的光电器件与基于硅的电子器件的容易集成。另外，由于缺少合适的衬底用于在其上生长GaN膜，因此限制了 GaN膜的尺寸。由 在不同衬底上生长GaN膜所产生的高应力可以导致衬底弯曲。这可以导致多种不利影响。 首先，在假设的晶体GaN膜中产生大量缺陷(错位)。其次，得到的GaN膜的厚度将不太均 勻，导致通过形成在GaN膜上的光学器件发射的光的波长偏移。第三，在受大应力的GaN膜 中产生破裂。
技术实现思路
根据实施例的一个方面，形成集成电路结构的方法包括在衬底的至少一部分上 方形成绝缘层；在绝缘层的顶面上方形成多个半导体柱。该多个半导体柱通过绝缘层的多 个部分水平隔离。该多个半导体柱被配置为周期性图案。该方法进一步包括从半导体柱的 顶面和侧壁外延生长III-V化合物半导体膜。还披露了其他实施例。附图说明为了更完整地了解实施例及其优点，现在结合附图进行以下描述作为参考，其 中图IA至图8示出了根据实施例的在制造III-V半导体膜过程中的中间阶段的截 面图、透视图和顶视图；以及图9至图18是根据可选实施例的在制造III-V半导体膜过程中的中间阶段的截 面图和透视图。具体实施例方式下面，详细描述本专利技术优选实施例的制造和使用。然而，应该理解，本专利技术提供了 许多可以在具体环境下实现的许多可应用的专利技术概念。所讨论的具体实施例仅仅示出了制 造和使用本专利技术的具体方式，并不限制本专利技术的范围。提供了一种用于形成III-族ν-族(以下被称为III-V)化合物半导体膜的新方 法。贯穿说明书，术语“III-V化合物半导体”被称为包括至少一个III-族元素和一个V-族 元素的化合物半导体材料。术语“III-N化合物半导体”被称为包括氮的III-V化合物半导 体。示出了制造示例性实施例所要求的多个阶段。本领域技术人员将认识到，为了生产完 整的器件，在所描述的阶段之前或之后，可能需要进行其他制造步骤。贯穿公开的多个视图 和示例性实施例，相同的参考标号被用于指定相同元件。参考图1A，提供了衬底20。在实施例中，衬底20为包括例如半导体材料(诸如， 硅)的块状衬底。衬底20可以由通常使用的诸如蓝宝石、SiGe, SiC、Ge等的其他材料形 成。在衬底20中形成绝缘区域22 (其可以被认为是绝缘层的多个部分)。在实施例中，绝 缘区域可以包括浅槽隔离(STI)区22，从而贯穿说明书中被称为STI区22。STI区22的 形成工艺可以包括使衬底20的多个部分凹陷，并且利用介电材料填充所得到的凹槽，随 后进行化学机械抛光(CMP)以去除多余的介电材料。介电材料的剩余部分形成STI区22。 在所得到的结构中，衬底20可以包括在STI区22的底面下方的部分20_1，以及STI区22 之间并且相互分离的部分20_2。需要注意，虽然STI区22最初形成在衬底20中，但是衬底 部分20_1也可以被看作衬底，同时STI区22可以被看作在衬底20_1上方。图IB示出了图IA中所示的结构的顶视图，其中，图IA中的截面图通过图IB中的 平面交叉线1A-1A获得。从顶视图可以观察到，衬底部分20_2布置成周期性图案。在图IB 中所示的示例性实施例中，衬底部分20_2被布置为阵列，在其他实施例中，衬底步骤20_2 可以被布置成其他图案，诸如六边形图案。相邻衬底部分20_2之间的距离D可以小于约 5 μ m,并且还可以在约20nm和约5 μ m之间。衬底部分20_2的长度和/或宽度(其还为所 得到半导体再生长区观和(半导体)柱30的长度和/或宽度，如图5A中所示)可以小于 约5μπι。然而，本领域技术人员应该认识到，整个说明书中所述的尺寸仅是实例，如果使用 不同形成技术，尺寸可以不同。从顶视图看，衬底部分20_2可以为正方形、三角形、圆形、六 边形、八边形等形状。参考图2，衬底部分20_2被部分或全部去除，形成凹槽沈。在图2中所示的实施 例中，V-槽可以形成在凹槽沈的底部，使得硅衬底20在凹槽26中的暴露表面具有(111) 表面定向。在可选实施例中，如用虚线示出的，凹槽沈的底面可以是基本平坦的。5接下来，如图3所示，在凹槽沈中外延生长半导体再生长区观。半导体再生长区 观可以由具有在衬底20的晶格常数和上覆III-V半导体膜32(在图3中未示出，请参考 图6)的晶格常数之间的晶格常数的材料形成。在一个实施例中，半导体再生长区观包括 缓冲区和顶部区域观_2。缓冲区观_1可以由A1N、低温GaAs、或低温GaAs和在低温 GaAs上的高温GaAs形成。低温GaAs可以在低于约400°C的温度外延生长，而高温GaAs可 以在高于约600°C的温度外延生长。可选地，缓冲区观_1可以由低温GaN或AlN形成，其 可以在低于约850°C的温度下外延生长。顶部区域观_2可以由GaN形成，其可以在高于约 IlOO0C的温度下外延生长。通过在凹槽沈中生长半导体再生长区观，螺纹错位(threading dislocation)可以通过STI区22的侧壁而阻止，使得随后形成的III-V半导体膜32 (图 6)中发生更少的缺陷。接下来，执行CMP以去除多余的半导体再生长区观。所得到的结构 如图4所示。图5A示出了 STI区22的凹槽。结果，STI区22的剩余部分的顶面上方的再生长 区28的多个部分形成柱30。柱30的高度H大于约50nm，甚至大于约lOOnm。图5B示出了 图5A中所示的结构的透视图。参考图6，外延生长III-V化合物半导体膜32。在一个实施例中，III-V化合物半 导体膜32包括GaAs，但是它还可以由诸如GaN、InN, A1N、InP等的其他III-V化合物半导 体材料形成。由于从柱30的顶面和侧壁生长III-V化合物半导体膜32，可以减少III-V化 合物半导体膜32的缺陷密度。然后执行平坦化(例如，CMP)，以使III-V化合物半导体膜 32的顶面变平。可选地，如图7所示，在III-V本文档来自技高网...
【技术保护点】
一种形成集成电路结构的方法，所述方法包括：设置衬底；在所述衬底的至少一部分上方形成绝缘层；在所述绝缘层的顶面上方形成多个半导体柱，其中，所述多个半导体柱通过所述绝缘层的多个部分水平隔离，并且其中，所述多个半导体柱配置为周期性图案；以及从所述半导体柱的顶面和侧壁外延生长Ⅲ－Ⅴ化合物半导体膜。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：万幸仁，柯志欣，吴政宪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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