电流延时电路制造技术

本发明专利技术公开了一种电流延时电路，它使用基本的RC电路延时，其中电阻R采用PMOS晶体管实现，并通过一个电压跟随电路，控制PMOS晶体管的源栅电压，稳定PMOS晶体管的电阻大小，降低电阻值与源极电压的关系，从而稳定延迟时间，本发明专利技术受输入电流大小和电源电压变化的影响较低。

【技术实现步骤摘要】

本专利技术涉及一种电流模式电路，尤其涉及一种电流延时电路。
技术介绍
目前国内使用的电流延时电路，一般是将电流信号转为电压信号，并通过RC延时 电路对电压信号进行延时，最后转回电流信号。RC电路一般都采用普通无源电阻或普通有 源电阻，如果需要的延时较大，那么普通电阻势必会牺牲面积，不利于在芯片上集成，而普 通有源电阻会随外界电压的变化而变化，因此延时会随输入电流大小和电源电压变化而变 化。
技术实现思路
本专利技术的目的是针对现有技术的不足，提供一种受输入电流大小和电源电压影响 较低的电流延时电路。本专利技术的目的是通过以下技术方案来实现的一种电流延时电路，它包括五个 PMOS晶体管、五个NMOS晶体管和一个电流源Ib等；其中，电流延时电路的电流输入端、分 别接匪OS晶体管匪4的漏极、匪OS晶体管匪1的栅极和匪OS晶体管匪2的栅极，匪OS晶 体管NM4的栅极接NMOS晶体管匪3的栅极并接偏置电压Bias2，NM0S晶体管NM4的源极接 NMOS晶体管匪1的漏极，NMOS晶体管匪1的源极接地，NMOS晶体管匪2的源极接地，NMOS 晶体管匪2的漏极接NMOS晶体管匪3的源极，NMOS晶体管匪3的漏极分别接PMOS晶体管 PM3的漏极、PMOS晶体管PMl的栅极、PMOS晶体管PM5的源极和NMOS晶体管匪5的栅极， PMOS晶体管PM3的源极接PMOS晶体管PMl的漏极，PMOS晶体管PMl的源极接电源VCC，电 容C 一端接地，另一端分别与PMOS晶体管PM5的漏极和PMOS晶体管PM2的栅极相连，PMOS 晶体管PM2的源极接电源VCC，其漏极接PMOS晶体管PM4的源极，PMOS晶体管PM3的栅极 接PMOS晶体管PM4的栅极并接偏置电压Biasl，PM0S晶体管PM4的漏极接电流延时电路的 电流输出端I。ut，PMOS晶体管PM5的栅极分别与NMOS晶体管匪5的源极和电流源Ib相连， NMOS晶体管匪5的漏极接电源VCC ；所述NMOS晶体管匪1和NMOS晶体管匪2宽长比相等， 匪OS晶体管匪3和匪OS晶体管匪4的宽长比相等；所述PMOS晶体管PMl和PMOS晶体管 PM2的宽长比相等，PMOS晶体管PM3和PMOS晶体管PM4宽长比相等。本专利技术与现有技术相比，具有以下技术效果(1)当需要较大延时，面积可以很小，有利于芯片集成；(2)可以产生较为稳定的延时，受输入电流大小或电源电压的影响较低；(3)镜像电流误差小。附图说明图1是本专利技术的电流延时电路图。具体实施例方式参照图1所示，本专利技术的电流延时电路，包括五个PMOS晶体管(PMl，PM2，PM3，PM4， PM5)、五个NMOS晶体管(匪1，匪2，匪3，匪4，匪5)和一个电流源Ib。其中，电流输入端Iin 分别接匪OS晶体管匪4的漏极、匪OS晶体管匪1的栅极和匪OS晶体管匪2的栅极，匪OS 晶体管NM4的栅极接NMOS晶体管匪3的栅极并接偏置电压Bias2，NMOS晶体管NM4的源 极接NMOS晶体管匪1的漏极，NMOS晶体管匪1的源极接地，NMOS晶体管匪2的源极接地， NMOS晶体管匪2的漏极接NMOS晶体管匪3的源极，NMOS晶体管匪3的漏极分别接PMOS晶 体管PM3的漏极、PMOS晶体管PMl的栅极、PMOS晶体管PM5的源极和NMOS晶体管匪5的 栅极，PMOS晶体管PM3的源极接PMOS晶体管PMl的漏极，PMOS晶体管PMl的源极接电源 VCC,电容C 一端接地，另一端分别与PMOS晶体管PM5的漏极和PMOS晶体管PM2的栅极相 连，PMOS晶体管PM2的源极接VCC，其漏极接PMOS晶体管PM4的源极，PMOS晶体管PM3的 栅极接PMOS晶体管PM4的栅极并接偏置电压Biasl，PM0S晶体管PM4的漏极接电流输出端 Iout, PMOS晶体管PM5的栅极分别与NMOS晶体管匪5的源极和电流源Ib相连，NMOS晶体管 匪5的漏极接电源VCC。PMOS晶体管PM5和电容C组成RC电路100，其中，电容C可以是PMOS晶体管PM2 的栅极寄生电容，也可以是外接电容。NMOS晶体管匪5和电流源Ib组成电压跟随电路200，其中，电流源Ib是不随电源 电压变化的基准电流源。匪OS晶体管匪1、匪2、匪3和匪4组成镜像电路300，其中，NMOS晶体管匪1和匪2 宽长比相等，NMOS晶体管匪3和NM4的宽长比相等。PMOS晶体管PMl和PM2的宽长比相等，PMOS晶体管PM3和PM4宽长比相等。上述所说的偏置电压Biasl和Bias2是一般的偏置电压，可以随电源电压变化而 变化，例如，偏置电压Biasl和Bias2都是电源电压的一半。本专利技术的电流延时电路的工作过程如下输入电流Iin经过镜像电路300产生与输入电流、相等的镜像电流，流经PMOS晶体管 PMl和PMOS晶体管PM3，PMOS晶体管PMl的栅极分别接RC电路100的输入端A和电压跟 随电路200的输入端，电压跟随电路200的输出端接RC电路100的输入端B，使得输入端A 和输入端B之间的电压差稳定，从而使PMOS晶体管PM5的电阻稳定，不随输入电流大小和 电源电压变化而变化，由PMOS晶体管PM5和电容C组成的RC电路100完成电压信号的延 时，并通过PMOS晶体管PM2转换为最终的延时电流I。ut。权利要求1.一种电流延时电路，其特征在于，它包括五个PMOS晶体管、五个NMOS晶体管和一个 电流源Ib等；其中，电流延时电路的电流输入端Iin分别接NMOS晶体管NM4的漏极、NMOS晶 体管匪1的栅极和NMOS晶体管匪2的栅极，NMOS晶体管NM4的栅极接NMOS晶体管匪3的 栅极并接偏置电压Bias2，NM0S晶体管NM4的源极接NMOS晶体管匪1的漏极，NMOS晶体管 匪1的源极接地，NMOS晶体管匪2的源极接地，NMOS晶体管匪2的漏极接NMOS晶体管匪3 的源极，NMOS晶体管匪3的漏极分别接PMOS晶体管PM3的漏极、PMOS晶体管PMl的栅极、 PMOS晶体管PM5的源极和NMOS晶体管匪5的栅极，PMOS晶体管PM3的源极接PMOS晶体管 PMl的漏极，PMOS晶体管PMl的源极接电源VCC，电容C 一端接地，另一端分别与PMOS晶体 管PM5的漏极和PMOS晶体管PM2的栅极相连，PMOS晶体管PM2的源极接电源VCC，其漏极 接PMOS晶体管PM4的源极，PMOS晶体管PM3的栅极接PMOS晶体管PM4的栅极并接偏置电 压Biasl，PMOS晶体管PM4的漏极接电流延时电路的电流输出端I。ut，PM0S晶体管PM5的栅 极分别与NMOS晶体管匪5的源极和电流源Ib相连，NMOS晶体管匪5的漏极接电源VCC。2.根据权利要求1所述电流延时电路，其特征在于，所述NMOS晶体管匪1和NMOS晶体 管匪2宽长比相等，匪OS晶体管匪3和匪OS晶体管匪4的宽长比相等。3.根据权利要求1所述电流延时电路，其特征在于，所述PMOS晶体管PMl和PMOS晶体 管PM2的宽长比相等，PMOS晶体管PM3和PMOS晶体管PM4宽长比相等。全文摘要本专利技术公开了一种电流延时电路，它使用基本的RC电路延时，其中电阻R采用PMOS晶体管实现，并通过一个电压跟随电路，控制PMOS晶体管的源本文档来自技高网...

【技术保护点】
１．一种电流延时电路，其特征在于，它包括五个ＰＭＯＳ晶体管、五个ＮＭＯＳ晶体管和一个电流源Ｉｂ等；其中，电流延时电路的电流输入端Ｉｉｎ分别接ＮＭＯＳ晶体管ＮＭ４的漏极、ＮＭＯＳ晶体管ＮＭ１的栅极和ＮＭＯＳ晶体管ＮＭ２的栅极，ＮＭＯＳ晶体管ＮＭ４的栅极接ＮＭＯＳ晶体管ＮＭ３的栅极并接偏置电压Ｂｉａｓ２，ＮＭＯＳ晶体管ＮＭ４的源极接ＮＭＯＳ晶体管ＮＭ１的漏极，ＮＭＯＳ晶体管ＮＭ１的源极接地，ＮＭＯＳ晶体管ＮＭ２的源极接地，ＮＭＯＳ晶体管ＮＭ２的漏极接ＮＭＯＳ晶体管ＮＭ３的源极，ＮＭＯＳ晶体管ＮＭ３的漏极分别接ＰＭＯＳ晶体管ＰＭ３的漏极、ＰＭＯＳ晶体管ＰＭ１的栅极、ＰＭＯＳ晶体管ＰＭ５的源极和ＮＭＯＳ晶体管ＮＭ５的栅极，ＰＭＯＳ晶体管ＰＭ３的源极接ＰＭＯＳ晶体管ＰＭ１的漏极，ＰＭＯＳ晶体管ＰＭ１的源极接电源ＶＣＣ，电容Ｃ一端接地，另一端分别与ＰＭＯＳ晶体管ＰＭ５的漏极和ＰＭＯＳ晶体管ＰＭ２的栅极相连，ＰＭＯＳ晶体管ＰＭ２的源极接电源ＶＣＣ，其漏极接ＰＭＯＳ晶体管ＰＭ４的源极，ＰＭＯＳ晶体管ＰＭ３的栅极接ＰＭＯＳ晶体管ＰＭ４的栅极并接偏置电压Ｂｉａｓ１，ＰＭＯＳ晶体管ＰＭ４的漏极接电流延时电路的电流输出端Ｉｏｕｔ，ＰＭＯＳ晶体管ＰＭ５的栅极分别与ＮＭＯＳ晶体管ＮＭ５的源极和电流源Ｉｂ相连，ＮＭＯＳ晶体管ＮＭ５的漏极接电源ＶＣＣ。...

【技术特征摘要】

【专利技术属性】
技术研发人员：沈海斌，周祺，李袁鑫，张雷雷，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86