以垂直地而非横向地布置在器件结构中的从栅极到源区／漏区中之一的偏移来形成碰撞电离ＭＯＳＦＥＴ。该半导体器件包括：具有第一掺杂浓度的第一源／漏区；具有第二掺杂浓度并具有与第一源／漏区相反的掺杂类型的第二源／漏区，第一源／漏区与第二源／漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开；栅极，其与中间区电绝缘并被布置在中间区的上方，第一源／漏区和第二源／漏区与栅极横向对准；其中与中间区形成边界的第一源／漏区的整个部分与中间区的顶部在垂直方向上隔开。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及场效应晶体管器件的制造，其中使用绝缘栅极控制 两个更高掺杂的源/漏区之间的半导体中间区内的电场。
技术介绍
半导体工业中近来面临的重要问题是在纳米级晶体管器件中的 短沟道效应的控制。由于栅极对在栅极之下的反型沟道中的载流子施加的控制减小，因此由漏源电压VDs引起的高的纵向场(longitudinal field)中可能会存在亚阈值斜率的严重衰减，并由此增加了关态电流。 不希望有高的关态电流，因为它减小了使用栅极控制晶体管的能力并 增大了总的静态功耗。在传统的bulkMOSFET器件中，关态电流由通过势垒的热扩散 电流表示，因此不管怎样，载流子的费米-狄拉克分布都将最小亚阈 值斜率限制在公知的值60 mV/decade。尽管良好地控制了短沟道效 应，但这最终提供了对晶体管开关速度的限制。因此，已经产生了对基于不同传输机制的可以超越固有的60 mV/decade限制的替代器件的莫大关注。这些替代器件包括与传统 CMOS制造工艺有高度兼容性的隧道器件和碰撞电离器件。
技术实现思路
本专利技术的一个目的是提供一种用于制造碰撞电离MOSFET器件 的改进的工艺。另一个目的是提供用于一种碰撞电离MOSFET器件 (以下称为"IIMOS器件")的替代结构。根据一个方面，本专利技术提供了一种半导体器件，其包括 第一源/漏区，其具有第一掺杂浓度；第二源/漏区，其具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型；第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第 二掺杂浓度中任一个的中间区横向隔开；栅极，其与中间区电绝缘并被布置在中间区的上方，第一源/漏 区和第二源/漏区与栅极横向对准；与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在 垂直方向上隔开。根据另一个方面，本专利技术提供了一种用于制造基片上的半导体 器件的方法，包括步骤a) 形成具有第一掺杂浓度的第一源/漏区；b) 形成具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类 型的第二源/漏区，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺 杂浓度和第二掺杂浓度中任一个的中间区横向隔开，其中与中间区形 成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔 开；以及c) 形成栅极，该栅极与中间区电绝缘并被布置在中间区的上方， 第一源/漏区和第二源/漏区与栅极横向对准。附图说明现在将以示例方式并参照附图来描述本专利技术的实施例，其中图1示出传统IIMOS器件的横截面示意图2示出自对准IIMOS器件的横截面示意图3a到图3f示出了对用于制造根据图2的器件的工艺次序进行 图示的一系列横截面示意图4a到图4e示出了对用于制造根据图2的器件的替代工艺次 序进行图示的一系列横截面示意图5a到图5d示出了对用于制造根据图2的器件的替代工艺次 序进行图示的一系列横截面示意图6a到图6h示出了对用于制造每一个器件都根据图2的一对 器件的替代工艺次序进行图示的一系列横截面示意图；图7a到图7e示出了对用于制造每一个器件都根据图2的一对 器件的替代工艺次序进行图示的一系列横截面示意图。具体实施例方式图1示出传统IIMOS器件10。通过包括轻微掺杂了 p-的区域的 中间区15来横向隔开高度掺杂了 p+的源区11和高度掺杂了 n+的漏 区12。在中间区15的第一部分14上方形成栅极16，下文将该第一 部分称为"栅区"14。栅极16与漏区12相邻，并通过薄栅极电介质 18与中间区15的表面17隔开。栅极16没有横向延展到如p+源区 ll那么远，留下中间区15的第二部分13没有被栅极16覆盖，下文 将该第二部分称为"延展区"13。在半导体层19中，以传统方式将 源区11、漏区12和中间区15形成在合适的基片5的顶部。将栅极16配置成在电偏置时使栅极16下方的载流子(例如电 子)能够积累来形成积累表面沟道。中间区15 (尤其是"延展区" 13)用作足以产生碰撞电离事件的沟道中载流子的加速路径。加速势 垒的高度由施加到栅极16的电压来控制。当栅极电压低并且不足以 使栅区14反向时，载流子能达到的最大能量不足以产生电离事件。 当栅极电压高并足以形成栅极之下的反向层时，存在横向穿过中间区 的增强的场强，其能使载流子的雪崩倍增以及晶体管通态电流突增。 采用这种结构，能够观察到5 mV/decade的亚阈值斜率。然而，采用该器件结构有很多缺点。优选地，场效应晶体管在 将栅极16本身的材料用来限定源/漏区的临界位置这一意义上是"自 对准"的。在传统MOSFET器件中，这是通过将栅极16材料用作防 止对源/漏区进行掺杂的掩模来实现的，该掩模的边缘(例如图1中 的结7)必须恰好与栅极邻接。通过栅极16能够对p+和n+掺杂材料 (例如硼和砷)的离子注入进行掩模应用，从而确保惨杂剂在半导体 层19中正确地横向对准。在图1的器件中，这可通过对必须与栅极16的边缘对准的漏区 12进行n+注入来实现。然而，容易看到，对源区ll的p+注入这是 不可能的，因为源区11远远地横向偏离栅极16的左边缘。因此，通常不得不通过在应用掩模期间以光刻方式来控制相对于栅极的p+注 入位置。由距离L,表示的横向偏移是器件10的临界尺寸，并且不希 望寄信任于光刻对准控制。另一个缺点是延展区13这一附加尺寸增加了硅基片的器件面 积，对縮减该器件尺寸起到反作用。又一个缺点是，由于硅具有大的 能隙，因此需要高电压来产生碰撞电离事件。参照图2，在专利技术中，在栅极与源区或漏区之间提供偏移的"延 展区"并非被设置为如图l所示的横向偏移Lp而是被设置为如图2 所示的垂直偏移Lp因此，更详细地说，图2的示例IIMOS器件20包括形成在半导 体层29中的漏区22和中间区25。以与图l类似的方式，将栅极26 形成在中间区25上方，与漏区22相邻，并通过栅极电介质28与中 间区25的表面27隔开。源区21被提供为垂直偏离栅极26并垂直偏 离中间区25的顶表面一个距离L"由一个垂直延展的延展区23将 栅区24(即中间区25中栅极的场效应起主导作用的部分)与源区21 与中间区25的界面或边界21a隔开。源区21、漏区22和中间区25 被以传统方式形成在形成于适当的基片3顶部的半导体层29中，或 形成在如本示例中的形成了适当的基片3的一部分的半导体层29中。如将在后面讨论合适的制造工艺时会清楚了解的那样，源区21 能够与栅极26自对准，同时仍然保留栅区24与源区21之间的偏移 Lj。在该布置中，偏移当然是垂直的。在这里使用的词语"横向"和 "垂直"并不意在限制器件20的布置，而是为了区分栅极的平面("横 向")和与之正交的方向("垂直")。还将清楚了解，现在可以无需较多利用基片上的附加器件面积 或者至少仅采用与图1的器件相比大大縮小了的面积来实现栅区24 与源区21之间的偏移Lp将理解的是，根据所需要的器件配置，可以倒转源区21和漏区 22的极性，并且可以将中间区提供来作为n-极性或p-极性中之一的 实质上不掺杂区域或轻微掺杂区域。在两种情况中的任一种情况下， 中间区具有比源区和漏区更小的惨杂浓度。源极和漏极的指定(designation)可以转换。因此，在本说明书的其它地方，可能将相关区域21、 22称为"源/漏区"以保持一般性。源区和漏区可以是相本文档来自技高网...
【技术保护点】
一种半导体器件（２０），包括： 第一源／漏区（２１），其具有第一掺杂浓度； 第二源／漏区（２２），其具有第二掺杂浓度并具有与第一源／漏区相反的掺杂类型； 第一源／漏区与第二源／漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中 任一个的中间区（２５）横向隔开； 栅极（２６），其与中间区电绝缘并被布置在中间区的上方，第一源／漏区和第二源／漏区与栅极横向对准； 其中与中间区形成了边界（２１ａ）的第一源／漏区的整个部分与中间区的顶部（２７）在垂直方向上隔开。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：吉尔贝托库拉托拉，马克范达尔，简桑斯基，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]
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