编码器、解码器、编码方法和解码方法技术

公开了以简单的结构提供ＬＤＰＣ－ＣＣ编码的终止序列，并削减发送到传输路径的终止序列的量的编码器。ＬＤＰＣ－ＣＣ编码器（２００）通过连接第一编码器（２３０）与第二编码器（２４０）进行编码，从而进行ＬＤＰＣ－ＣＣ编码，所述第一编码器（２３０）基于提取出校验矩阵（１００）中的与信息比特对应的列所得的信息部分校验矩阵（１１０）进行编码，所述第二编码器（２４０）基于提取出校验矩阵（１００）中的与奇偶校验位对应的列所获得的奇偶部分校验矩阵（１２０）进行编码。终止序列生成单元（２１０）生成由与第一编码器（２３０）的存储长度相同数的比特组成的终止序列，并将其作为输入序列提供。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及利用低密度奇偶校验卷积码(LDPC-CC：Low-DensityParity-Check Convolutional Code)进行纠错编码/解码的编码器、解码器、编码方法和解码方法。
技术介绍
近年来，作为以可实现的电路规模发挥较高的纠错能力的纠错码，低密度奇偶校验(LDPC：Low-Density Parity-Check)码备受瞩目。由于其纠错能力强以及安装的简便性，在IEEE802.11n的高速无线LAN(Local Area Network，局域网)系统或数字播放系统等的纠错编码方式中采用了LDPC码。LDPC码为以低密度的(矩阵中包含的1的元素数远少于0的元素数)奇偶校验矩阵H定义的纠错码。LDPC码为具有与校验矩阵H的列数N相等的块长度的块码(block code)。但是，当前的许多通信系统具有以下特征，即如以太网(Ethernet)(注册商标)那样，基于可变长度的分组或帧进行通信。在将块码即LDPC码适用于这样的系统时，例如产生以下问题，即如何使固定长度的LDPC码的块(block)对应于可变长度的以太网(注册商标)的帧。在采用了LDPC码的无线LAN的标准即IEEE802.11n中，将填充(padding)或删截(puncture)等适用于发送信息序列，调节发送信息序列的长度和LDPC码的块长度。但是，存在以下问题，即因填充和删截而产生编码率的变化或者需要发送冗余的序列。对于这样的块码的LDPC码(以下，记为“LDPC-BC：Low-DensityParity-Check Block Code”)，正在研究能够对任意长度的信息序列进行编码和解码的低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-CheckConvolutional Code)(参照非专利文献1)。LDPC-CC是以低密度的奇偶校验矩阵定义的卷积码。图1表示一例编码率R＝1/2(＝b/c)的LDPC-CC的奇偶校验矩阵H[0.n]T。在LDPC-CC中，校验矩阵H[0.n]T的元素h1(m)(t)和h2(m)(t)取0或1。另外，校验矩阵H[0、n]T中包含的h1(m)(t)和h2(m)(t)以外的元素都是0。在该图中，M表示LDPC-CC中的存储长度，n表示发送信息序列的长度。如图1所示，LDPC-CC的校验矩阵具有以下特征，即仅在矩阵的对角项和其附近的元素设置“1”，矩阵的左下和右上的元素为0，其是平行四边形的矩阵。这里，若表示编码率R＝1/2(＝b/c)的例子，则在h1(0)(t)和h2(0)(t)＝1时，根据图1的校验矩阵H[0，n]T，通过式(1)和式(2)进行LDPC-CC的编码。v1，t＝ut    ...(1)v2,t=Σi=0Mh1(i)(t)ut-i+Σi=1Mh2(i)(t)v2,t-i...(2)]]>另外，ut表示发送信息序列，v1，t和v2，t表示发送码字序列。图2表示进行式(1)和式(2)的LDPC-CC的编码器的结构例。如图2所示，LDPC-CC编码器10所采用的结构包括：移位寄存器11-1～11-M和移位寄存器14-1～14-M、加权-->乘法器12-0～12-M和加权乘法器13-0～13-M、加权控制单元16、以及mod2加法器15。移位寄存器11-1～11-M和移位寄存器14-1～14-M分别为保持v1，t-i和v2，t-i(i＝0，...，M)的寄存器，在下一个输入来的定时，将保持的值输出到右边相邻的移位寄存器，并新保持从左边相邻的移位寄存器输出的值。加权乘法器12-0～12-M和加权乘法器13-0～13-M根据从加权控制单元16输出的控制信号，将h1(m)和h2(m)的值切换为0/1。加权控制单元16基于在内部所保持的校验矩阵，将该定时的h1(m)和h2(m)的值输出到加权乘法器12-0～12-M和加权乘法器13-0～13-M。mod2加法器15对加权乘法器12-0～12-M和加权乘法器13-0～13-M的输出进行mod2加法运算，计算v2，t。通过采用这样的结构，LDPC-CC编码器10能够进行基于校验矩阵的LDPC-CC编码。LDPC-CC编码器具有以下特征，即与进行生成矩阵的乘法运算的编码器的电路或进行基于后向代入法或正向代入法的运算的LDPC-BC编码器相比，能够以非常简单的电路来实现。另外，由于LDPC-CC是卷积码，所以能够对任意长度的信息序列进行编码，而不需要将发送信息序列划分为固定长度的块来进行编码。与LDPC-BC同样地，能够将基于校验矩阵H的Sum-Product(和积)算法适用于LDPC-CC解码。因此，不需要使用维特比算法那样的、基于最大似然序列估计的解码算法，能够通过低处理延迟时间来完成解码处理。另外，在非专利文献1中，提出了活用在平行四边形的形上设置“1”的校验矩阵的形的解码算法(参照专利文献1)。表示了在相等的参数即解码器的电路规模相等的情况下，比较LDPC-CC和LDPC-BC的解码特性时，LDPC-CC的解码特性较佳(参照非专利文献1)。在LDPC-CC中，以任意长度n结束了编码时，在接收端的解码器中对接收码字序列进行解码时，为了使sum-product解码中的后部的c×M比特的随机传播与其他比特相等，需要对n以后的发送信息序列进行编码所得的码字和编码结束时的移位寄存器的状态。但是，仅对发送信息序列单纯地进行了编码，编码结束时的编码器的移位寄存器的状态取决于发送信息序列，所以在接收端进行解码时难以唯一地决定其状态。在这样的情况下，若在接收端基于接收码字进行解码处理，则产生以下现象，即解码后所得的接收信息序列的靠近末端的一方，尤其是后部c×M比特中差错增加。为了避免这样的差错，需要对发送信息序列进行唯一地决定编码的结束状态的终止处理(termination)。在IEEE802.11a基准的卷积码中，通过将被称为尾部比特(tail bit)的、与编码器的移位寄存器相同数(六个)的“0”比特附加到发送信息序列的后部并进行编码，进行终止处理。由此，能够在尾部比特输入结束时，使编码器的移位寄存器的状态为全零。另外，在接收端进行解码处理时需要在输入尾部比特时被输出的码字，所以其与发送码字一起被发送到接收端。在LDPC-CC的情况下，如式(2)所示，为了求码字v2，t，需要以往的M时刻的码字v2，t-i，所以LDPC-CC编码器中包括保持以往的M时刻的码字v2，t-i的移位寄存器。通过使发送信息序列的末端为长度M的全零的序列(终止)，能够使保持发送信息序列的寄存器为全零状态，但存在以下问题，即仅进行该终止处理，却难以使保持码字v2，t-i的移位寄存器为全-->零状态。在非专利文献2中，提出了通过将不是全零的终止序列附加到发送信息序列的后部之后进行编码，使编码结束时的移位寄存器的状态为全零的终止处理。在非专利文献2所提出的终止处理中，如式(3)那样地定义发送码字序列。式(3)为编码率R＝1/2时的例子。在式(3)中，v1×2n为对长度n的信息序列进行卷积编码所得的长度2n的码字序列，x1×2L为对长度L的终止序列进行编码所得的终止码字序列，01×2M为长度2M的0序列本文档来自技高网...

【技术保护点】
编码器，根据低密度奇偶校验卷积码的校验矩阵，进行编码率Ｒ＝ｂ／ｃ、存储长度Ｍ的卷积编码，并且连接对信息序列进行编码所得的信息代码序列和对（Ｍ×ｂ）比特以下的终止序列进行编码所得的终止代码序列，并将其输出。

【技术特征摘要】
【国外来华专利技术】JP 2007-12-19 327642/07;JP 2008-1-7 000843/081.编码器，根据低密度奇偶校验卷积码的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，并且连接对信息序列进行编码所得的信息代码序列和对(M×b)比特以下的终止序列进行编码所得的终止代码序列，并将其输出。2.如权利要求1所述的编码器，使用(M1×b)比特的所述终止序列、从所述信息序列的后部起最多所述(M1×b)比特、以及从所述信息代码序列的后部起最多M2×(c-b)比特，生成所述终止代码序列，所述(M1×b)为在提取出所述校验矩阵中的与信息比特对应的列所得的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值，所述M2×(c-b)为在提取出所述校验矩阵中的与奇偶校验位对应的列所得的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值。3.如权利要求1所述的编码器，所述校验矩阵为用于非递归卷积码的校验矩阵，所述终止序列为所述(M×b)比特以下的零序列。4.编码器，根据低密度奇偶校验卷积码的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，所述编码器包括：第一编码器，基于提取出所述校验矩阵中的与信息比特对应的列所得的信息部分矩阵，对输入序列进行编码，由此生成第一码字序列；第二编码器，基于提取出所述校验矩阵中的与奇偶校验位对应的列所得的奇偶校验部分矩阵，对所述第一码字序列进行编码，由此生成第二码字序列；以及终止序列提供单元，提供与所述第一编码器的存储长度的b倍的数相同数的比特的终止序列作为所述输入序列。5.如权利要求4所述的编码器，所述第一编码器为非递归卷积编码器，所述终止序列为由与所述第一编码器的存储长度相同数的零构成的零序列。6.如权利要求4所述的编码器，所述第一编码器为递归卷积编码器，所述终止序列为所述第一码字序列，并且为由与所述第一编码器的存储长度相同数的比特构成的序列。7.如权利要求4所述的编码器，所述校验矩阵为定义系统码的矩阵，并输出连接了信息序列和所述第二码字序列所得的序列作为码字序列。8.如权利要求4所述的编码器，所述第二编码器是编码率为1的递归卷积编码器。9.如权利要求4所述的编码器，还包括：切换器，根据所述输入序列是信息序列还是所述终止序列，切换是否将从所述第一编码器输出的第一码字序列输出到所述第二编码器；以及码字选择单元，根据所述输入序列是所述信息序列还是所述终止序列，输出所述...

【专利技术属性】
技术研发人员：冈村周太，村上丰，折桥雅之，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP