公开了提高编码速度的编码方法。编码装置（１００）包括：输入数据存储单元（１０７），根据输出控制信号（１０８）输出所存储的输入数据（Ｄ１００）；输入数据计数单元（１０１），计数输入数据（Ｄ１００）的输入数；输出控制单元（１０２），根据输入数控制输入数据（Ｄ１００）的输出目的地；多个１比特存储单元（１０３－１至１０３－（Ｎ－Ｋ）），保持１比特数据；多个行向量存储单元（１０４－１至１０４－Ｋ），保持ＬＤＰＣ码的生成矩阵的行向量；向量乘法单元（１０５－１至１０５－Ｋ），进行行向量与列向量之间的乘法运算；奇偶校验数据存储单元（１０９），保持通过乘法运算生成的奇偶校验序列；以及ＬＤＰＣ码字序列生成单元（１０６），根据输入数据序列以及奇偶校验序列生成并输出ＬＤＰＣ码字。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及编码方法、编码装置以及发送装置，特别涉及以LDPC (Low Density Parity Check,低密度奇偶校验)码的检查矩阵为标准生成输入数据的 奇偶校验比特的编码方法、编码装置以及发送装置。
技术介绍
近年来，作为纠错码(Error Correction Code),使用以奇偶校验检查矩阵 定义的LDPC码。LDPC码为一种以非常粗疏的检查矩阵、即矩阵内的非零 元素数非常少的检查矩阵定义的线性码。现有技术根据这样的检查矩阵直接 进行编码。具体而言，在现有的编码中，例如在从如图1所示的检查矩阵生成奇偶 校验比特时，对行列式进行变形来减少运算数(例如非专利文献1 )。图1的LDPC检查矩阵为q行p列的矩阵，包含6个部分矩阵A、 B、 C、 D、 E以及T而构成。其中，部分矩阵T为表示下三角矩阵的特殊的矩阵。 这里，若以H表示图1的检查矩阵，则式(1 )表示H。<formula>formula see original document page 6</formula>此时，若设输入比特(输入数据)为s,涉及部分矩阵B和D的奇偶校 验比特为pi,涉及部分矩阵T和E的奇偶校验比特为p2,则得到式(2 )。<formula>formula see original document page 6</formula>然后，在式(2)中，将式(3)的矩阵从左开始与H进行乘法运算，则 经过式(4)的展开而得到式(5)。 f 0<formula>formula see original document page 6</formula><formula>formula see original document page 6</formula>爿 5 r一五r—'^ + c —五r—'_s+￡> oa +浙+ 7) 2—(—五r—'^+c)s+(—五r—'5+d);^」— J这里，在式(5)中如式(6)那样定义(-ET"B + D)，则根据式(7) 可求p卜^三(一五r一'5+d) A =_dU + C> 另外，根据式(5)得到式(8)。 7>2=_(丄+取) 若将式(7)代入到式(8)的右边的pp则因为矩阵T为下三角矩阵， 所以左边的p2能够从第一行开始依次进行运算。这样的运算在硬件上也可进行(例如非专利文献2)。具体而言，现有的 硬件为了求式(7)的p,,如图2所示首先进行As的矩阵运算。接下来为求 r'的运算结果，进行求满足Tx:As的x的操作。此时，利用T为下三 角矩阵的性质，通过从x的第一行开始依次运算来求x。将该操作称为FS (Forward Substitution,前向替换)。其后，进行-E的矩阵运算。进而，硬件计算 + ,并计算p广-(^。接 下来，硬件为求式(8)的p2,根据刚才求出的p,顺次计算Bp,、 As+Bp,。然 后，硬件通过对Tp2 =-进行前向替换求p2。通过以上的操作，实现 根据输入数据求奇偶校验比特的硬件。 Thomas J. Richardson and Rudiger L. Urbanke， "Efficient Encoding of Low-Density Parity-Check Codes,"正EE TRANSACTION INFORMATION THEORY, VOL. 47， N0.2, FEBURUARY 2001， pp638-656 Dong-U Lee and Wayne Luk, "AFlexible Hardware Encoder for Low-Density Parity-Check Codes," Proceedings of the 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM'04)三瓶政一著、"fV-夕/l^M亇WM云送技術"、匕。7乂乂 工f 二^一、>3乂出版松本渉、落合秀樹、"OFDM変調方式O応用"、卜U亇、;/=0力 Bertland M. Hochwald and Stephan ten Brink, "Achieving Near-Capacity on a Multiple Antenna Channel, " IEEE Transaction on Communications, vol. 51， no. 3, March 2003和田山正、"低密度八，亍^検查符号cb :(7)復号法"、卜y 亇、乂力
技术实现思路
专利技术所要解决的课题但是，在非专利文献l以及非专利文献2所记载的方法中，存在如下问 题因为解迭代式(recurrence formula)而求奇偶校-睑比特，所以进行并列处 理较困难，其结果难于提高编码的计算速度。因此，本专利技术的目的在于解决上述问题，而提供提高编码速度的编码方 法、编码装置以及发送装置。解决问题的方案为了解决上述问题，本专利技术包括如下步骤根据QC ( Quasi Cyclic,类 循环)模拟下三角矩阵的形态的检查矩阵构建生成矩阵(generatormatriy);利 用上述生成的生成矩阵的部分矩阵和输入数据进行线性运算；以及通过上述 线性运算输出上述输入数据的奇偶校验比特。QC矩阵是指将矩阵分解为部分矩阵时，这些部分矩阵都为单位矩阵的 循环移位或者零矩阵的矩阵。另外，模拟下三角矩阵是指位于矩阵的右上的 部分矩阵为下三角矩阵的矩阵。这里下三角矩阵是指相当于矩阵的对角的右如上那样构成，则能够通过用于构成生成矩阵的部分矩阵与输入数据之 间的线性运算来输出奇偶校验比特。 专利技术效果根据本专利技术，无需像现有技术那样逐次地求奇偶校验比特，通过生成矩 阵的部分矩阵与输入数据之间的线性运算求奇偶校验比特，从而无需利用预先求出的奇偶校验比特来重新求其次的奇偶校验比特的操作即可。因此，能 够并列处理线性运算，从而能够提高编码速度。附图说明图1是表示在现有例中使用的检查矩阵的一个例子的图。 图2是表示现有例的编码处理的图。图3是表示在本专利技术中使用的检查矩阵的示意例的图。图4是表示本专利技术的实施方式1中的编码装置的结构例的图。图5是表示本专利技术的实施方式2的编码装置的结构例的图。图6是表示本专利技术的实施方式3的编码装置的结构例的图。图7是表示本专利技术的实施方式4的编码装置的结构例的图。图8是表示本专利技术的实施方式5的编码装置的结构例的图。图9是表示本专利技术的实施方式6的编码装置的结构例的图。图10是表示本专利技术的实施方式7的编码装置的结构例的图。图11是表示本专利技术的实施方式8的无线发送装置的结构例的图。图12A是表示交织处理例的图。图12B是表示其他的交织处理例的图。图13是表示读取控制单元中的读取图案例的图。图14是表示本专利技术的实施方式9的无线发送装置以及无线接收装置的结 构例的图。图15是表示用于说明删截(puncture)处理例的图。图16是表示本专利技术的实施方式IO的无线发送装置的结构例的图。图17是表示用于说明交织处理例的图。图18是表示生成矩阵的示意例的图。图19本文档来自技高网...
【技术保护点】
编码方法，用于进行低密度奇偶校验编码，包括： 提供步骤，提供使用类循环模拟下三角矩阵的形态的检查矩阵而构建的生成矩阵的部分矩阵；以及 线性运算步骤，通过所述生成矩阵的部分矩阵与输入数据之间的线性运算获取低密度奇偶校验码字。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：四十九直也，冈村周太，村上丰，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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