具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器制造方法及图纸

一个系统包括存储器控制器和串联的多个半导体装置。每个装置存储数据。控制器提供用于同步装置操作的时钟。每个装置包括用使能信号选择性地使能或禁用的锁相环（ＰＬＬ）。用使能信号使能所选装置的ＰＬＬ，将其他装置的ＰＬＬ禁用。使能的ＰＬＬ提供具有９０°倍数相移的多个再生时钟。数据传输和至少一个再生的时钟同步。在禁用ＰＬＬ的装置中，数据传输和输入时钟同步。使能和禁用的ＰＬＬ使装置分别为源同步时钟和公共同步时钟。分配给最后一个装置的装置标示符的最低有效位确定时钟对准：由控制器产生和数据边沿对准或中心对准的时钟。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及装置。具体而言，本专利技术涉及具有多个装置的系统以及用于再生该系 统所用时钟的方法。而且，本专利技术涉及半导体装置。具体而言，本专利技术涉及具有多个半导体 装置的系统以及用于这种系统的时序和时钟方法。
技术介绍
电子设备使用如存储器装置的半导体装置。存储器装置可以包括随机存取存储器 (RAM)、闪速存储器(例如NAND闪存装置、NOR闪存装置)以及用于存储数据或信息的其他 类型的存储器。电路板上的存储器系统设计用于既实现高密度又实现高速操作，以满足各种应用 的要求。可用于在电路板上实现高密度存储器系统的两种设计技术包括串联互联结构和多 点连接(multi-drop)总线互联结构。这些设计技术通过使许多存储器装置连接到一个存 储器控制装置来解决密度问题。一种设计技术是多点连接总线互联结构，其中，多个存储器 装置并联到存储器控制器。另一种设计技术是多个存储器装置的串联。包括存储器的系统中可以使用各种时钟方法。使用公共源时钟时，由于这种结构 的并联性质，时钟信号会出现失真。同时，其具有几个偏斜因子(skew factor)，许多装置连 接成多点连接形式时，工作频率范围有限，而且不能用于高速应用。使用时钟重整和重发射 的源同步时钟系统提供较高的工作频率范围，并避免一些公共同步时钟偏斜因子，但是会 引入不严重影响系统性能的其他偏斜因子。
技术实现思路
根据本专利技术的一方面，提供一种用于传输具有由输入时钟信号的转换所确定的周 期的数据的装置。该装置包括时钟电路和同步电路。该时钟电路用于响应于输入时钟信号 提供多个再生的时钟信号。多个再生的时钟信号的相位相对于数据彼此不同地偏移。该时 钟电路还用于响应于多个再生的时钟信号中的至少一个产生输出时钟信号。该同步电路用 于同步数据传输和至少一个再生的时钟信号。在数据周期内发生输出时钟信号的转换。例如，多个再生的时钟信号的相位中的每一个相对彼此相移。响应于具有不同相 移的再生时钟信号，时钟电路可以产生具有可变相移的输出时钟信号。时钟电路可包括锁相环(PLL)，用于响应于输入时钟信号提供多个再生的时钟信号；以及时钟输出电路，用于响应于多个再生的时钟信号中的至少一个产生所述输出时钟信号。例如，所述PLL配置为响应于控制信号选择性地被使能或禁用，该控制信号具有 分别用于引起PLL被使能或禁用的第一和第二逻辑状态。PLL被使能的情况下，PLL响应于 输入时钟信号产生多个再生的时钟信号。时钟输出电路响应于所述多个再生的时钟信号中 的至少一个来产生输出时钟信号。同步电路使数据传输和至少一个所述再生的时钟信号同 步。PLL被禁用的情况下，同步电路使数据传输和输入时钟信号同步。有益地，PLL还用于输出再生的时钟信号，所述再生的时钟信号和数据之间的相移 是90°的倍数。例如，装置接收包括一个时钟信号及其互补时钟信号的输入时钟信号。响应于输 入时钟信号，时钟电路提供内部时钟信号。PLL在PLL使能时响应于内部时钟信号提供多个 再生的时钟信号。在PLL被禁用时，同步电路使数据传输和内部时钟信号同步。该装置还可以包括保持器，用于保持和装置相关联的标识信息，该标识信息可用 于标识装置。响应于该保持器中保持的标识信息提供控制信号。控制信号是分别使PLL被 使能和禁用的逻辑高或低之一。装置还可包括访问电路，用于响应于基于标识信息的装置标识访问存储器。根据本专利技术的另一方面，提供一种用于把数据从第一装置传输到第二装置的设 备，所述数据具有由时钟信号的转换确定的周期。第一装置包括第一时钟电路和第一同 步电路。第一时钟电路用于响应于第一输入时钟信号提供多个第一再生的时钟信号，所 述多个第一再生的时钟信号的相位相对于数据彼此不同地偏移，以及响应于所述多个第一 再生的时钟信号中的至少一个来产生第一输出时钟信号。第一同步电路用于同步数据传输 和所述多个第一再生的时钟信号中的至少一个，在数据周期内发生第一输出时钟信号的转 换。第二装置包括第二时钟电路，用于响应于从第一输出时钟信号获得的第二输入时钟信 号提供多个第二再生的时钟信号，所述多个第二再生的时钟信号的相位相对于数据彼此不 同地偏移，以及第一数据输入电路，用于响应于第二输入时钟从第一装置接收传输的数据。例如，第一时钟电路包括第一锁相环(PLL)，用于响应于第一输入时钟信号提供 多个第一再生的时钟信号；第一时钟输出电路，用于响应于所述多个第一再生的时钟信号 中的至少一个来产生第一输出时钟信号。第二时钟电路包括第二 PLL，用于响应于第二输 入时钟信号提供多个第二再生的时钟信号。第一和第二 PLL配置为分别响应于第一和第二控制信号选择性地被使能或禁用。 当第一 PLL使能时，第一 PLL响应于第一输入时钟信号产生多个第一再生的时钟信号。当 第二 PLL使能时，第二 PLL响应于第二输入时钟信号产生多个第二再生的时钟信号。根据本专利技术的另一方面，提供一种系统，包括控制器；以及串联的多个装置，所 述多个装置的操作和时钟信号同步。每个装置包括用于选择性地被使能的锁相环(PLL)， 所述PLL在使能时响应于输入时钟信号提供多个再生的时钟信号，多个再生的时钟信号是 输入时钟信号的不同相移的形式；以及同步电路，用于同步数据传输和至少一个所述再生 的时钟信号。根据本专利技术的另一方面，提供一种多个装置中使用的方法，所述多个装置中的每 一个包括锁相环(PLL)，一个装置响应于输入时钟信号把数据传输到另一装置。该方法包括响应于控制信号选择性地使能PLL，被使能的PLL响应于输入时钟信号输出多个再生的 时钟信号，再生的时钟信号是输入时钟信号的不同相移的形式。根据本专利技术的另一方面，提供一种用于传输根据时钟信号被同步的数据的方法， 该数据的周期根据时钟信号的转换确定，该方法包括选择性地使能或禁用锁相环(PLL)； 在锁相环使能时响应于输入时钟信号提供再生的时钟信号，再生的时钟信号是输入时钟信 号的相移形式；以及同步数据的传输和再生的时钟信号，在数据周期中发生再生的时钟信 号的时钟转换。根据本专利技术的另一方面，提供一种用于从第一装置向第二装置传输数据的方法， 根据时钟信号所述数据被同步，所述数据的周期由所述时钟信号的转换确定，该方法包括 响应于第一输入时钟信号提供再生的时钟信号，再生的时钟信号是第一输入时钟信号的相 移形式；同步数据的传输和再生的时钟信号，在数据周期内发生再生的时钟信号的时钟转 换，提供再生的时钟信号作为输出时钟信号；响应于来自第一装置的输出时钟信号提供再 生的时钟信号，再生的时钟信号是来自第一装置的输出时钟信号的相移形式；以及接收从 第一装置传输的数据。根据本专利技术的另一方面，提供一种用于传输根据时钟信号被同步的数据的方法， 该数据的周期由时钟信号的转换确定。该方法包括选择性地使能或禁用锁相环(PLL)；在 该PLL被使能时响应于输入时钟信号提供多个再生的时钟信号，再生的时钟信号是输入时 钟信号的不同相移的形式；以及使数据的传输和至少一个所述再生的时钟信号同步。根据本专利技术的另一方面，提供一种用于从第一装置向第二装置传输数据的方法， 根据时钟信号所述数据被同步，所述数据的周期由时钟信号的转换确定。在第一装置，该 方法包括响应于第一输入时钟信号提供多个再生的时钟信号，所述再生的时钟本文档来自技高网...

【技术保护点】
一种用于传输具有由输入时钟信号的转换所确定的周期的数据的装置，所述装置包括：时钟电路，配置为：响应于所述输入时钟信号提供多个再生的时钟信号，所述多个再生的时钟信号的相位相对于所述数据彼此不同地偏移，以及响应于所述多个再生的时钟信号中的至少一个产生输出时钟信号；以及同步电路，用于使所述数据传输和至少一个所述再生的时钟信号同步，在所述数据周期内发生所述输出时钟信号的转换。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：潘弘柏，P吉利厄姆，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA[加拿大]