一种集成电路包括被布置在衬底处的第一Ｉ／Ｏ单元（２０１），该第一Ｉ／Ｏ单元包括第一静电放电（ＥＳＤ）钳位晶体管器件（２３０）。该第一ＥＳＤ钳位晶体管器件包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第一ＥＳＤ钳位晶体管器件（２３０）具有第一沟道宽度。该集成电路还包括第二Ｉ／Ｏ单元（２０９），其包括第二ＥＳＤ钳位晶体管器件（２３６）。第二ＥＳＤ钳位晶体管器件（２３６）包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第二ＥＳＤ钳位晶体管器件具有与第一沟道宽度不同的第二沟道宽度。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及集成电路器件的输入/输出(1/0)单元，更具体 地涉及用于输入/输出单元的静电放电(ESD)保护。
技术介绍
稳健的静电放电(ESD )保护的设计对于在例如引线键合和倒装 芯片封装两者中的集成电路很重要。在致力于保护在集成电路(IC) 器件周边附近的I/0环中的I/0单元时，设计者通常将ESD二极管放置 在每一个I/0焊盘与本地I/0电源(VDD)和地(Vss)总线之间。另夕卜， 包含瞬态检测器电路和金属氧化物场效应晶体管(MOSFET)钳位的 有源轨道钳位电路通常被放置来提供VoD与Vss总线之间的ESD保护。 这些钳位晶体管(也被称为"ESD钳位晶体管"、"钳位晶体管"或简称为"钳位，，)典型地被并联分布在集成电路的i/o环中的电源单元、接地单元、1/0单元或间隔( spacer)单元中。甜位晶体管共同形 成ESD钳位晶体管网络。在一些IC设计中，有非常少的或者没有电源/接地单元或间隔单元被放置在i/o环中。例如，在被设计用于倒装芯片封装的IC中，与VDD和Vss总线的片外(off-chip)连接典型地通过 凸点(bump)来进行，在I/0环中不需要任何电源或接地单元。间隔单元需要i/o环中额外的空间，这是不利的，尤其对于具有大量i/o单元的设计。对于ESD设计者的暗示(implication)是所有的ESD保护 电路(包括ESD钳位晶体管)应当理想地被包含在I/O单元自身内。这 些ESD保护网络典型地使用具有钳位晶体管的1/0单元，该钳位晶体管具有相同的相对大的沟道宽度。这种布置典型地导致对于i/o单元库(bank)内部的1/0单元的过保护以及对于1/0单元库边缘处的1/0单 元的欠保护，以及由ESD钳位引起的过量的电流泄漏。因此，改进的7ESD保护技术会是有利的。 附图说明通过参考附图可以更好地理解本专利技术，并且其许多特征和优点对 于本领域技术人员变得清楚。图l是示出了根据本专利技术至少 一个实施例的对I/O单元使用ESD 保护的示例性IC器件的图。图2是示出了根据本专利技术至少一个实施例的包含具有不同沟道宽 度的ESD钳位晶体管器件的I/0单元的示例性库的布局的图。图3是示出了根据本专利技术至少一个实施例的图2的某些I/0单元的 电路图。图4是示出了图2和图3中所示实施例的示例性仿真性能的图。 图5是示出了根据本专利技术至少一个实施例的图3的I/0单元的电路 布局的图。图6是示出了根据本专利技术至少 一个实施例的1/0单元的另外的电 路布局的图。图7和图8是示出了根据本专利技术至少一个实施例的包含具有不同 沟道宽度的ESD钳位晶体管器件的1/0单元的另外的示例性库的布局 的图。图9是示出了用于ESD保护的示例性现有技术瞬态检测电路的电路图。图IO是示出了根据本专利技术至少 一个实施例的用于补偿在集成电 路(IC)器件处的ESD的示例性方法的流程图。在不同附图中使用相同参考标记表示相似或相同的项目。具体实施例方式根据本专利技术的一个方面，一种集成电路器件包括第一电压参考总 线和第二电压参考总线，该第一电压参考总线包括第一终端和第二终 端。该集成电路器件还包括多个输入/输出(1/0)单元，其沿着该第一电压参考总线的长度方向分布。I/O单元的第一子集中的每一个都 包括第一静电放电(ESD)钳位晶体管器件，该第一ESD钳位晶体管 器件包括耦接到该第 一 电压参考总线的电流电极和耦接到该第二电 压参考总线的电流电极，其中该第一 ESD钳位晶体管器件具有第一 沟道宽度。I/O单元的第二子集中的每一个都包括第二 ESD钳位晶体 管器件，该第二 ESD钳位晶体管器件包括耦接到该第一电压参考总 线的电流电极和耦接到该第二电压参考总线的电流电极，其中该第二 ESD钳位晶体管器件具有第二沟道宽度，并且其中该第二沟道宽度不 同于该第一沟道宽度。根据本专利技术的另一方面，1/0单元库包括第一I/0单元，该第一 1/0单元包括第一静电放电(ESD)钳位晶体管器件。第一ESD钳位 晶体管器件包括控制电极、耦接到第一电压参考总线的第一电流电极 和耦接到第二电压参考总线的第二电流电极。第一 ESD钳位晶体管 器件具有笫一沟道宽度。该I/O单元库还包括第二I/O单元，该第二 I/O单元包括第二 ESD钳位晶体管器件。第二 ESD钳位晶体管器件 包括控制电极、耦接到第 一 电压参考总线的第 一 电流电极和耦接到第 二电压参考总线的第二电流电极。第二 ESD钳位晶体管器件具有不 同于第一沟道宽度的第二沟道宽度。根据本专利技术的又一方面， 一种用于补偿集成电路上的静电放电 (ESD)的方法包括如下步骤形成第一组输入/输出(I/O)单元， 其中该笫 一组代表I/O单元库的第 一部分，并且其中该第 一组的每一 个1/0单元都包括第一 ESD钳位晶体管器件，该第一 ESD钳位晶体 管器件包括耦接到第 一 电压参考总线的电流电极和耦接到第二电压 参考总线的电流电极。该第一 ESD钳位晶体管器件具有第一沟道宽 度。该方法还包括如下步骤形成第二組I/O单元，其中该第二组代 表I/O单元库的第二部分，并且其中该第二组的每一个I/O单元都包 括第二 ESD钳位晶体管器件，该第二 ESD钳位晶体管器件包括耦接 到第一电压参考总线的电流电极和耦接到第二电压参考总线的电流 电极。第二 ESD钳位晶体管器件具有与第一沟道宽度不同的第二沟9道宽度。图l-10示出了用于在IC器件的1/0单元的库中提供ESD保护 的示例性技术。I/O单元被连接到第一电压参考总线(例如，V卯总 线)和第二电压参考总线(例如，Vss总线)，由此I/O单元被分布 在第一电压参考总线的终端之间。在一个实施例中，I/O单元中的部 分或全部包括具有连接到第一电压参考总线的一个电流电极和连接 到第二电压参考总线的另一个电流电极的ESD钳位晶体管器件(例 如，MOSFET晶体管或者MOSFET晶体管阵列或晶体管段(segment)),由此特定I/O单元的ESD钳位晶体管器件的沟道宽 度基于该1/0单元在1/0单元库中的位置而定。为了说明，邻近第一 电压参考总线的终端的1/0单元可以包含具有比在1/0单元库的内部(即，远离终端)的1/0单元更大的沟道宽度的ESD钳位晶体管器件。 用以这样的方式分布的变化沟道宽度的ESD钳位晶体管器件，能够 实现对于库的1/0单元更一致的ESD保护水平。在这里所使用的术语"I/O"指的是输入、输出或其组合。因此， 在这里所使用的术语"I/O单元"指的是只输入单元、只输出单元或 者可配置为输入单元和输出单元两者的单元中的任何一种。在这里所 使用的术语"晶体管器件"指的是单个晶体管或者晶体管阵列，其中 单个晶体管或者晶体管阵列中的部分或全部晶体管能够被实现为单 段(single-segment)晶体管或者为包含多个段(或"指状物")的晶 体管。因此，当提到钳位晶体管器件的沟道宽度时，应当理解，这代 表被并联连线以形成钳位晶体管器件的所有晶体管段的总的、累积的 沟道宽度。出于讨论的目的，以微处理器的为背景示出本专利技术的ESD保护 技术。然而，ESD保护技术能够被类似地用在其它类型的电子器件(例 如，专用集成电路(ASIC)、微控制器、片上系统(SOC)等)中。 此外，虽然使用金属本文档来自技高网...
【技术保护点】
一种集成电路，包含： 第一电压参考总线，包含第一终端和第二终端； 第二电压参考总线； 多个输入／输出（Ｉ／Ｏ）单元，沿着所述第一电压参考总线的长度方向分布； 其中所述Ｉ／Ｏ单元的第一子集中的每一个都包含第一静电放电（ ＥＳＤ）钳位晶体管器件，所述第一ＥＳＤ钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第一ＥＳＤ钳位晶体管器件包含第一沟道宽度；并且 所述Ｉ／Ｏ单元的第二子集中的每一个都包含第二ＥＳＤ 钳位晶体管器件，所述第二ＥＳＤ钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第二ＥＳＤ钳位晶体管器件包含第二沟道宽度，并且所述第二沟道宽度不同于所述第一沟道宽度。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：JW米勒，M埃瑟顿，MG卡兹茵斯基，M施托金格，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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