低噪声结型场效应晶体管的器件和制造方法技术

提供了一种微电子产品和所述产品的制造方法。源极和漏极沿第一方向相互隔开，并且连接至沟道的相对端以提供设置电压。包围所述沟道的一部分的第一和第二栅极沿第二方向相互隔开，从而允许施加和移除栅极电压。栅极电压的施加排斥沟道内的多数载流子，从而减小在源极和漏极之间传导的电流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及一种结型场效应晶体管(JFET)，其提供了对流经 沟道的电流的更大的控制。
技术介绍
可以在半导体衬底上以集成电路或单个器件的形式制造半导体器件。 晶体管是一种可以用于开关、放大、信号调制以及很多其它功能的半导体 器件类型。被称为场效应晶体管(FET)的晶体管类型依赖于向栅极施加电压，从 而控制"沟道"的导电性或电流。可以采用n型注入物或p型注入物对任何FET的沟道区进行掺杂，从 而形成n型器件或p型器件。各种不同类型的FET在沟道和栅极之间釆用 不同的绝缘类型。可能最常见的FET为金属氧化物半导体场效应晶体管(M0SFET)，其在 沟道和栅极之间采用了例如Si02 (氧化物)的绝缘体。另一种类型的被称为JFET的FET利用p-n结作为栅极。常规的三端子 JFET允许在采用两个栅极控制电流的同时使电流从源极流向漏极。在没有栅极电压的情况下，电荷载流子流入源极和漏极端子之间的沟 道区，并处于"常导通状态"，除非施加了栅极电压。在施加了栅极电压时， 通过将移动载流子推离沟道，并"夹断"沟道而形成了耗尽区。可以改变栅极电压，从而通过影响沟道的截面面积和沟道电阻而使 JFET充当开关，或者用于对电流的流动加以调制。JFET应用的类型将决定 JFET是否是作为开关或调制器的最为理想的选择。在一个例子中，JFET可以用于设计采用直接转换的无线电收发器。实 质上，射频信号和本地振荡器信号被以相同的载频输入到混频器内。使所 述信号彼此相减，从而得到低频基带输出信号。直接转换的问题之一在于，混频器必须工作在非常高的频率，同时提 供一定的增益，这样将引入噪声，从而使信号处理变得困难。理想地，混频器晶体管应当是小型的，以支持超过6GHz的频率。但是， 器件的面积与所生成的闪烁噪声成反比。在较低的频率下，M0SFET中的主 要闪烁噪声源归因于移动电荷与硅一氧化物界面以及沟道中的掺杂离子的 相互作用。相及，JFET将减小闪烁噪声，因为其传导是经由体中的p-n结发生的， 而不是在氧化物界面的表面附近发生的。但是，采用标准的互补金属氧化 物半导体(CMOS)工艺制造JFET仍然存在问题。采用标准的CMOS工艺制 造有效的JFET通常需要经过仔细设计的注入，从而获得正确的沟道深度， 这还需要额外的掩模处理，从而增加了产品的成本。很多JFET采用衬底材 料中的埋栅来作为控制沟道流的另一装置。如果不采用埋栅，那么所得到 的JFET将需要高达几百伏的电压来"夹断"沟道，这缺乏效率。附图说明下面参照附图以示例的方式描述本专利技术，其中图1是根据本专利技术的一个实施例的含有多个结型场效应晶体管的衬底 的顶视图2是沿图1的2-2线截取的截面前视图； 图3是沿图1的3-3线截取的截面侧视图； 图4是沿图1的4-4线截取的截面侧视图5是与图2类似的截面前视图，其示出了制造工艺中向衬底施加绝 缘体材料的阶段；图6是与图5类似的图示，其示出了制造工艺中向衬底施加共形层的 阶段；图7是与图6类似的图示，其示出了制造工艺中蚀刻所述共形层的阶段；图8是与图7类似的图示，其示出了制造工艺中向衬底中插入注入物 的阶段；图9是与图8类似的图示，其示出了制造工艺中已对器件进行了退火6的阶段；图IO是根据本专利技术的另一个实施例的含有结型场效应晶体管的衬底的 顶视图ll是沿图10的11-11线的截面侧视图；以及 图12是沿图10的12-12线的截面前视图。具体实施例方式附图中的图1到4示出了根据本专利技术的一个实施例的JFET20，其包括 源极22、漏极24、沟道26以及第一和第二栅极30和32。首先参考图5到9对结型场效应晶体管的制造进行描述，然后将描述 其功能。图5示出了晶片的p衬底36。所述衬底材料可以是砷化镓、硅、锗、 碳化硅或其它公知的半导体衬底材料。然后，对衬底材料进行P掺杂，以 形成P衬底36，所述p衬底36随后将充当第二栅极32和第三栅极34。在P衬底36的顶部上生长由例如氧化物的绝缘体材料38构成的薄外 延层，并在所述绝缘体材料38的顶部上施加电极材料40。然后，向p衬底 36的未受掩蔽的部分注入n型掺杂剂，从而得到n型区42。所述n型惨杂 剂可以是磷、砷、锑或任何其它公知的掺杂剂，所述掺杂剂能够在施加了 所述掺杂剂的材料内形成大量的移动电子。如图6所示，在形成了 n型区42之后，在绝缘体材料38、电极材料 40和n型区42之上施加氧化物共形层44。可以根据所采用的蚀刻工艺的 类型选择共形层44的材料。在图7中，通过蚀刻工艺对所述共形层44进行各向异性回蚀，从而形 成在所述n型区42的一部分上延伸的间隔体46。所述蚀刻工艺可以是等离 子体蚀刻或任何公知的各向异性刻蚀工艺。如图8所示，然后，采用例如硼的p型掺杂剂，通过任何公知的p型 掺杂方法，紧邻所述间隔体46注入p注入物48。设置由所述各向异性刻蚀 工艺得到的间隔体46，从而防止所述p注入物48完全覆盖所述n型掺杂区 42。因此，如图8所示，在插入了 p注入物48之后，在间隔体46之下形 成了小的N末端(N-tip)注入沟道50。同样如图8所示，所述N末端沟道50位于间隔体46的正下方，而并未延伸到电极材料40之下。通过所述N 末端沟道50使P注入物48与电极材料40隔开。如图9所示，然后对器件组件退火，这将引起P注入物48和N末端沟 道50的活化和扩散。高温退火工艺将使得所述N末端沟道50和P注入物 48在竖直方向和水平方向上均发生扩散，由此将导致最终的N末端沟道50 的位置位于电极材料40之下。所述P注入物48也扩散到所述P注入物48 的边缘与电极材料40的边缘对齐的位置。在所述最终位置上，所述P注入 物48不再通过N末端沟道50与电极材料40隔开。P衬底36仍然从不面对 p注入物48和氧化物界面38的侧面包围所述N末端沟道50。在扩散之后，P注入物48有效地充当第一栅极30， p衬底36的部分充 当第二栅极32和第三栅极34。此外，电极材料40有效地充当第四栅极52。 在退火工艺中通过修复在注入工艺期间可能产生的晶格损伤还引起掺杂区 48和50的活化。此外，所述N末端沟道50将变成活化N末端沟道26。再次参考图2、图3和图4，然后沿z方向形成第二绝缘体材料，从而 形成包围第四栅极52的第二绝缘体层54。在被第二绝缘体层54的顶部上 形成的第三绝缘体层60包围的第四栅极52的顶部上施加接触材料56，其 可以是钨或任何公知的接触材料。由金属化工艺向接触部56和第三绝缘体 层60的顶部施加最终的导体层62。最终的导体层62为铜或者任何其它可 以接受的导电材料。如图1所示，源极22和漏极24通常沿y方向彼此隔开，并且它们是 N+掺杂的。衬底36主要沿x方向和y方向延伸。P+耗尽器电极(d印letor electrode) 28沿y方向与源极22和漏极24隔开，所述电极被连接为向第 一栅极30、第二栅极32、第三栅极34和第四栅极52施加栅极电压。参考图4，将N+掺杂源极22和漏极24区设置到N末端沟道26的相对 侧。将源极22和漏极24设置为与N末端沟道26接触。这一设置允许电流 通过与N末端沟道26的接触而在源极22和漏极24之间流动。如图3所示，源极22和漏极24可以具有通过本文档来自技高网...

【技术保护点】
一种微电子产品，包括：　主要沿ｘ和ｙ方向延伸的衬底；　形成于所述衬底上的沟道；　源极和漏极，该源极和该漏极沿ｙ方向相互隔开并且连接到所述沟道的相对侧，从而在所述沟道上提供设置电压；以及　第一和第二栅极部分，该第一和第二栅极部分沿ｘ方向相互隔开并且位于所述沟道的相对侧，从而允许在所述栅极部分上施加和移除栅极电压，所述栅极电压的施加沿ｘ方向排斥多数载流子，从而减小在所述源极和所述漏极之间传导的电流。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D施密特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]