一种单板及单板在线升级的方法技术

本发明专利技术提供了一种单板，所述单板包括主控单元、ＦＰＧＡ单元、第一存储单元和第二存储单元，其中，所述主控单元，用于从所述ＦＰＧＡ单元加载最小控制逻辑，加载成功后从第二存储单元读取ＦＰＧＡ的正式版本并存储，对ＦＰＧＡ单元进行重新加载；所述ＦＰＧＡ单元，用于自动从第一存储单元加载最小控制逻辑；所述第一存储单元，用于存储最小控制逻辑；所述第二存储单元，用于存储ＦＰＧＡ的正式版本；本发明专利技术还提供了一种单板在线升级的方法；应用本发明专利技术的单板及单板在线升级的方法，不仅节省了单板成本，而且还实现了单板ＦＰＧＡ单元的在线升级。

【技术实现步骤摘要】

本专利技术涉及数据通信领域，具体的说，涉及。技术背景在通信
，FPGA (Field Programmable Gate Array，现场可编程门阵列)具 有密度越来越高，速度越来越快，容量越来越大，可重新分配等诸多优点，但是其掉电易失 性决定了其应用范围有一些局限。FPGA的下载方式主要有两种，一种是FPGA主动加载，即FPGA主动从非易失存储器 (一般是ROM)中读取逻辑；另一种是被动加载，即FPGA等待主控器件给其下载逻辑。与FPGA相对应的另一种逻辑器件是CPLD(ComplexProgrammable Logic Device, 复杂可编程逻辑器件)，虽然CPLD的速度慢，容量小，但是却具有掉电不易失的特点。因此大多数硬件系统单板的架构通常由CPU+CPLD+FPGA+非易失存储器，如图1所 示为现有单板的架构示意图，现有单板由CPU、CPLD, FPGA和Flash组成，其中CPU为主控 单元，CPLD用于基本控制功能，FPGA用于实现业务功能，Flash用于存储FPGA版本，其利用 CPLD的掉电不易失的特点和FPGA的高速，大容量特点来实现具体功能。其工作流程大体如下首先，单板上电，CPLD内的控制逻辑由于具有掉电不易失的特点，所以最先工作， 利用10接口控制整个单板的初始状态，并完成CPU启动时所需的控制及逻辑工作；然后，CPU开始加载，加载成功后，读出Flash中的FPGA版本，利用和FPGA的加载 总线对FPGA进行加载。存储在非易失存储器中的FPGA版本可以通过对外接口进行升级。上述方法虽然灵活，但是由于FPGA具有掉电易失的特点，因此必须要增加一个 CPLD来实现最初始的逻辑控制功能。因此这种方案成本较高，设计复杂，且CPLD —般由 JTAG(Joint Test Action Group，联合测试行为组织)接口下载，因此不能实现在线升级， 不利于远程维护和升级逻辑。
技术实现思路
本专利技术解决的技术问题是提供了，实现了单板的 自动在线升级。为了解决上述问题，本专利技术提供了一种单板，所述单板包括主控单元、FPGA单元、 第一存储单元和第二存储单元，其中，所述主控单元，用于从所述FPGA单元加载最小控制逻辑，加载成功后从第二存储 单元读取FPGA的正式版本并存储，对FPGA单元进行重新加载；所述FPGA单元，用于自动从第一存储单元加载最小控制逻辑；所述第一存储单元，用于存储最小控制逻辑；所述第二存储单元，用于存储FPGA的正式版本。进一步地，所述单板还包括加载模块选择单元，所述加载模块选择单元默认为自 加载模式；所述FPGA单元用于通过所述加载模块选择单元自动从第一存储单元加载最小控 制逻辑；所述最小控制逻辑包括主控单元启动所需的控制及逻辑。上述的单板，其中，所述主控单元用于向所述加载模式选择单元发送控制命令以 改变加载模块选择单元的状态； 所述加载模块选择单元用于接收所述控制命令后，将所述自加载模式转变为被动 加载。进一步地，所述单板还包括监控电路单元，所述主控单元和所述FPGA单元在加载成功后，向监控电路发送加载成功消息；所述监控电路单元，用于在预定时间收不到主控单元和FPGA单元的加载成功消 息时，触发单板的复位功能，清除FPGA单元的内容并触发FPGA单元进行自动加载。上述的单板，其中，所述主控单元还用于通过外部接口进行FPGA版本的升级，并 将FPGA版本保存至第二存储单元，以进行FPGA单元的版本更新。本专利技术还提供了一种单板在线升级的方法，该方法包括FPGA单元自动从第一存储单元加载最小控制逻辑；主控单元从所述FPGA单元加载所述最小控制逻辑，加载成功后，从第二存储单元 中读取FPGA的正式版本并存储；所述主控单元对FPGA单元进行重新加载，在加载成功后，完成在线升级。上述的方法，其中，所述FPGA单元自动从第一存储单元加载最小控制逻辑具体 为所述FPGA单元通过加载模块选择单元自动从第一存储单元中加载最小控制逻 辑，所述加载模块选择单元默认为自加载模式；所述最小控制逻辑包括主控单元启动所需的控制及逻辑。上述的方法，其中，在FPGA单元自动加载后，主控单元重新加载前，所述方法还包 括所述主控单元向加载模块选择单元发送控制命令，改变所述加载模块选择单元的 模式为被动加载，并清除所述FPGA单元的最小控制逻辑；上述的方法，所述方法进一步包括，所述主控单元和所述FPGA单元在加载成功后，向监控电路发送加载成功消息；若所述监控电路单元在预定时间收不到主控单元和FPGA单元的加载成功消息 时，触发单板的复位功能，清除FPGA单元的内容并触发FPGA单元进行自动加载。上述的方法，所述方法进一步包括，所述主控单元通过外部接口进行FPGA版本的升级，并将FPGA版本保存至第二存 储单元，以进行FPGA单元的版本更新。应用上述技术方案，引入了第一存储单元，实现了 FPGA单元的自动加载功能，即 实现了掉电后仍可保留逻辑的功能，从而省去了现有方案中的CPLD，节省了单板成本。利用 主控单元加载后，读取第二存储单元的正式FPGA版本并存储，并通过改变FPGA单元的下载模式对FPGA单元重新下载，实现对FPGA单元的在线升级。另外，第二存储单元可以同时存 储多个FPGA版本，通过对外接口下载其他版本到第二存储单元中，通过更换FPGA的版本实 现在线升级。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本发 明的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中图1是现有单板的架构示意图2是本专利技术提供的一种单板结构图3是本专利技术提供的一种单板具体实施例结构图4是本专利技术提供的一种单板在线升级的方法流程图5是本专利技术提供的一种单板在线升级的方法具体实施例流程图。具体实施方式为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结 合附图和实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅 用以解释本专利技术，并不用于限定本专利技术。如图2所述，提供了一种单板，该单板包括主控单元、FPGA单元、第一存储单元和 第二存储单元，其中，所述主控单元，用于从所述FPGA单元加载最小控制逻辑，加载成功后从第二存储 单元读取FPGA的正式版本并存储，对FPGA单元进行重新加载；所述FPGA单元，用于自动从第一存储单元加载最小控制逻辑，该最小控制逻辑包 括主控单元启动所需的控制及逻辑；所述第一存储单元，用于存储最小控制逻辑；所述第二存储单元，用于存储FPGA的正式版本。在该单板中，主控单元为CPU或其他处理器，第一存储单元和第二存储单元为非 易失存储单元，第一存储单元可以为ROM，第二存储单元可以是Flash。如图3所示，提供了一种单板的具体实施例，该单板包括CPU单元101，FPGA单 元102，监控电路单元103，加载模块选择单元104，以及非易失存储单元，分别是R0M105和 Flashl06，其中，CPU单元101，具有通用IO接口和对外接口，用于通过加载模块选择单元104加载 所述最小控制逻辑，加载成功后，通知监控电路单元103，从Flashioe中读取FPGA的正式版 本，读取后存在CPU单元101的内存中；发本文档来自技高网...

【技术保护点】
一种单板，其特征在于，所述单板包括主控单元、ＦＰＧＡ单元、第一存储单元和第二存储单元，其中，所述主控单元，用于从所述ＦＰＧＡ单元加载最小控制逻辑，加载成功后从第二存储单元读取ＦＰＧＡ的正式版本并存储，对ＦＰＧＡ单元进行重新加载；所述ＦＰＧＡ单元，用于自动从第一存储单元加载最小控制逻辑；所述第一存储单元，用于存储最小控制逻辑；所述第二存储单元，用于存储ＦＰＧＡ的正式版本。

【技术特征摘要】

【专利技术属性】
技术研发人员：崔跃，陈志兵，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]