本发明专利技术提供了具有开关本体伪单元的开关本体ＰＭＯＳ开关，具体地一种模拟采样和保持开关，该开关具有从输入节点延伸至与保持电容器相连接的输出节点的并行分支，每个分支具有与ＰＭＯＳ伪ＦＥＴ串联的ＰＭＯＳ信号开关ＦＥＴ。采样时钟控制ＰＭＯＳ信号开关ＦＥＴ的导通－截止切换，并且采样时钟的反转信号控制ＰＭＯＳ伪ＦＥＴ的互补导通－截止切换。偏置序列发生器电路与ＰＭＯＳ信号开关ＦＥＴ和ＰＭＯＳ伪ＦＥＴ的相应导通－截止状态同步地，对ＰＭＯＳ信号开关ＦＥＴ进行偏置，并且以互补方式对ＰＭＯＳ伪ＦＥＴ进行偏置。ＰＭＯＳ伪ＦＥＴ的导通－截止切换注入电荷，抵消ＰＭＯＳ信号开关ＦＥＴ的电荷注入，并且注入假信号，抵消ＰＭＯＳ信号开关ＦＥＴ注入的假信号。
【技术实现步骤摘要】
本专利技术一般地涉及用于对时变电信号的瞬时值进行采样和保持的电路。
技术介绍
采样和保持电路接收具有一个或多个时变属性(例如，幅度或相位)的电信号，并 且响应于采样命令事件(例如，时钟沿)获取并保持信号的采样。采样和保持器件(下文中一般地称作“S/H器件”)在许多应用中使用，例如，在 模数转换器(“ADC”)的前端内或之前的预采样器，典型地用于向ADC的比较器提供值，该 值在足够长的时间内适度稳定以满足ADC的建立和保持时间要求；或者安装在数模转换器 (“DAC”)输出处的“去假信号器”(de-glitcher)，典型地用于在DAC时钟之后的某时刻对 DAC输出进行采样，并因此保持稳定状态的模拟信号电平。理想地，S/H器件所保持的采样是在给定时刻在物理空间中的给定点处正好存在 的信号瞬时值，例如，相对于极高精度时钟在极高精度时刻在S/H器件的采样端子处的信号值。然而，S/H器件相关领域的技术人员已经长期知道，实际工作的S/H器件受到各种 非理想特性的影响，由于这些非理想特性，采样时刻之后给定时间处的实际采样事实上不 是该时刻处存在的输入信号的确切值。这些非理想特性例如包括采样抖动，意味着理想保 持时钟事件与S/H实际保持采样值的时刻之间的时间差的统计方差；获取时间，意味着S/H 器件将保持电容器充电为所采样的信号值所需的时间；以及电荷注入；时钟馈通和基底误 差(pedestal error)0各种已知的方法涉及至少部分减少或补偿实际S/H器件的一个或多个上述非理 想特性。例如，S/H器件的最简单信号开关部件是通过MOS工艺制造的单个晶体管，例如， PMOS FET或匪OS FET。PMOS FET和匪OS FET均受时钟信号的控制，该时钟信号在MOS电 源电压Vdd与系统地之间摆动。单个晶体管PMOS FET或NMOS FET结构所面临的固有问题 在于它们均需要要阈值栅源电压(一般地称作Vth)来导通，意味着形成在栅极下从源极到 漏极延伸的导电沟道。可以通过PMOS器件传送的最低信号电压因此等于0+VTH，并且针对 NMOS器件的最高电压因此等于VDD-VTH。为了避免该固有缺点，并且为了提供S/H器件相关领域中已知的其他优点，提出 了互补MOSFET (CMOS)开关。CMOS开关S/H器件在S/H领域中是公知的，这是由于这些器件 是在数十年前提出的。典型CMOS开关包括采用源极至源极以及漏极至漏极连接的彼此并 联的PMOS FET和NMOS FET0典型地被称作时钟或CLK的一个导通-截止S/H信号连接至 PMOS FET栅极，并且可以被称作NCLK的CLK互补信号连接至NMOS FET栅极。因此，PMOS 和NMOS FET同时导通和截止，但受到CLK与NCLK边沿之间的时间差影响。但是，相关领域CMOS开关S/H器件也具有固有的缺点，包括(作为示意示例)CMOS 开关的信号相关导通电阻，继而产生固有的非线性。长期使用且更长期已知针对CMOS开关的该固有非线性的方法。同样长期已知所 有方法都具有显著的缺点。例如，一种这样的方法是提升(boost)栅极控制电压“Ve”，以降 低MOS开关的源极“V,处的信号变化所引起的“ (Ve-Vs) /Vs"变化。该方法提高了成本，并 且具有其他非理想特性，例如，有限的效率以及由于栅极控制信号电平变高而引起的加速 器件失效风险增大。这些方法中通常被称作“自举”(bootstrap)方法的另一种方法使栅极电压跟随 模拟输入信号但带有偏移，以导通开关并保持"Ves”恒定，从而保持导通电阻在一定程度恒 定。然而，偏移电压必须足够高以便以低导通电阻导通开关，但是同时必须足够低以便将施 加在栅极上的压力(stress)限制为低于击穿电平。S/H器件相关领域中长期已知的自举方法的另一限制在于自举电路控制“Ves”， 但是不提供CMOS开关中MOS器件导通电阻对源极至本体电压的相关性或对Vsb的相关性的 控制，而这种相关性是另一线性误差源。涉及减小“VSB”相关线性误差的传统方法包括通过 在采样模式中将MOS FET的本体端子与其源极端子短接，来迫使误差为零。尽管长期已知 这些和其他方法，但是在许多应用中没有达到可接受的S/H器件性能。
技术实现思路
根据一个示例第一实施例的采样和保持器件包括从输入节点到与保持电容器连 接的输出节点的并行信号路径的独特和新颖组合和布置，每个信号路径具有PMOS信号开 关FET，每个PMOS信号开关FET具有源极端子和漏极端子，第一信号路径中的第一 PMOS信 号开关FET将其源极连接至输入节点且将其漏极连接至保持电容器，第二信号路径中的第 二 PMOS信号开关FET将其漏极连接至输入节点且将其源极连接至保持电容器。根据一个示例第一实施例的一个方面，第一和第二 PMOS信号开关FET各自均具有 接收时钟(CLK)信号的栅极，该时钟信号在采样状态与保持状态之间切换PMOS信号开关 FET，其中，在采样状态下，CLK信号处于GND，从而使第一和第二 PMOS信号开关FET导通，以 将输入节点连接至保持电容器，以及在保持状态下，CLK处于VDD，从而使第一和第二 PMOS信 号开关FET截止，以将输入节点与保持电容器断开。根据一个示例第二实施例的采样和保持设备包括两个PMOS伪(dummy) FET，每个 PMOS伪FET位于每条信号路径中，第一 PMOS伪FET与第一 PMOS信号开关FET串联，被布置 在输入节点与第一信号路径中的第一 PMOS信号开关FET的源极之间；第二 PMOS伪FET与 第二 PMOS信号开关FET串联，被布置在输出节点与第二信号路径中的第二 PMOS信号开关 FET的源极之间。根据一个示例第二实施例的一个方面，第一和第二 PMOS伪FET各自均具有接收 CLK的反转时钟信号(NCLK)的栅极，在采样状态下，在第一和第二 PMOS信号开关FET导通 的同时，使第一和第二 PMOS伪FET互补地截止，以及在保持状态下，在第一和第二 PMOS信 号开关FET截止的同时，使第一和第二 PMOS伪FET导通。根据一个示例第三实施例的采样和保持器件包括第一和第二 PMOS信号开关FET， 第一和第二 PMOS信号开关FET各自均具有连接至偏置序列发生器且由偏置序列发生器进 行偏置的本体连接，偏置序列发生器具有特定且不同偏置电平的特定序列，并且该序列与 CLK信号同步。根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK信 号处于GND的采样间隔期间包括在第一和第二 PMOS信号开关FET导通以将输入节点连接 至保持电容器的同时，将第一 PMOS信号开关FET的本体和第二 PMOS信号开关FET的本体 连接并因此偏置至输入信号。除其他特征和优点之外，一个示例第三实施例的这一方面减小了第一和第二 PMOS 信号开关FET的“导通电阻”，此外移除了由于本体效应而引起的一阶非线性误差。根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK处 于Vdd的保持间隔期间包括在第一和第二 PMOS信号开关FET截止以将输入节点与保持电 容器隔离的同时，将第一和第二 PMOS信号开关FET的本体连接并因此本文档来自技高网...
【技术保护点】
一种采样／保持馈送开关，用于可切换地将输入节点连接至输出节点以及将输入节点与输出节点隔离，所述输入节点可连接至信号源以接收输入信号，所述输出节点可连接至采样电容器，采样电容器用于保持输入信号的采样，所述采样／保持馈送开关包括：第一信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第一ＰＭＯＳ信号开关ＦＥＴ和第一ＰＭＯＳ伪ＦＥＴ，第一ＰＭＯＳ信号开关ＦＥＴ具有相应开关ＦＥＴ本体连接，第一ＰＭＯＳ伪ＦＥＴ具有相应伪ＦＥＴ本体连接；第二信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第二ＰＭＯＳ信号开关ＦＥＴ和第二ＰＭＯＳ伪ＦＥＴ，第二ＰＭＯＳ信号开关ＦＥＴ具有相应开关ＦＥＴ本体连接，第二ＰＭＯＳ伪ＦＥＴ具有相应伪ＦＥＴ本体连接；开关ＦＥＴ偏置切换序列发生器，连接至开关ＦＥＴ本体连接，以在输入节点与ＶＤＤ之间切换ＰＭＯＳ信号开关ＦＥＴ的开关ＦＥＴ本体连接；伪ＦＥＴ偏置切换序列发生器，连接至伪ＦＥＴ本体连接，以在输出节点与ＶＤＤ之间切换ＰＭＯＳ伪ＦＥＴ的伪ＦＥＴ本体连接；时钟发生器电路，连接至开关ＦＥＴ和伪ＦＥＴ，被配置为向所述开关ＦＥＴ和所述伪ＦＥＴ输入多个控制信号，以控制开关ＦＥＴ并控制伪ＦＥＴ，来从第一操作状态切换至第二操作状态。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：吴琼，凯文马胡提，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：US
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