用于改善可路由架构的性能的系统和方法技术方案

本发明专利技术公开了用于改善可路由架构的性能的系统和方法。在示例性实施例中，系统可以包括多个计算节点、可路由架构、以及通过所述可路由架构连接到所述多个计算节点的多个芯片组。所述芯片组具有通过可路由架构动态地将业务从任何设备引导到所述多个计算节点中的任何节点的范围寄存器。

【技术实现步骤摘要】
【国外来华专利技术】性能的系统和方法
技术介绍
数据中心环境产生对计算系统(例如服务器、刀片服务器(blade)等)的、提供大 量的I/O带宽的巨大需求。服务器通常通过支持用于添加多个I/O卡/设备(也称为"适 配器")的装置(provision)和/或直接在服务器内结合嵌入式设备来提供所需的I/O带 宽需要。嵌入式设备和/或附加适配器接口通常是但不限于PCI E邓ress、 PCI/PCI-X、以 及HyperTransport。适配器表示多种设备类别，包括存储器(SCSI、 SATA、 SAS、 RAID、备份 等)、网络(以太网、ATM)、集群(Infiniband、ServerNet)、多媒体(视频、音频)等等。 由于可能需要大量的组件引脚，将许多I/O设备直接连接到计算节点或其它处理 元件常常是不切实际的(例如由于可靠性、成本、以及组件产率(yield))。处理器、芯片组、 以及组件供应商已经通过将各种功能和接口 (例如作为计算、存储器、和1/0接口 )划分成 多个设备来解决这些问题。所述体系结构和划分方案提供构造多个平台的通用且简单的方 式，所述多个平台的范围涵盖从具有一个或两个组件的小的简单系统到具有每个组件的一 个或多个实例的大系统。 较大系统(例如基于Opteron的系统)可以包括多个处理器核/插座、多个芯片 组组件、以及许多I/O扩展槽。这些系统被设计为使CPU-CPU和CPU存储器带宽最优化。 因此，大部分计算节点(或处理器)的总线/互连专用于连接存储器、存储器控制器、和/ 或其它处理器。根据系统的复杂性， 一个或多个处理器可以没有可用的附加接口 ，或具有可 用于连接到I/0子系统(或多计算节点环境中的计算网格的其它部分)的非常有限/受限 (可能在带宽方面)的接口。这种情况可能迫使I/O或扩展芯片组("芯片组")为计算节 点内的处理元件的"拐角(corner)"或外围(periphery)。 芯片组与处理器/存储器元件之间的减少/有限的连接性的另一副作用是在协议 转换器(或"芯片组")的任一侧上的带宽量之间可能存在大的不均等性。例如，系统配置 可以具有支持PCI E邓ress(PCIe)的超过三十二个通道(lane)的芯片组组件，同时到处理 器/存储器接口的芯片组仅具有至多8个通道。代表系统供应商的芯片组供应商已选择在 芯片组与处理器/存储器组件之间包括附加接口 (例如HyperTransport)。所述附加接口 不仅提供附加带宽，而且提供各种接口 (芯片组、协议等)之间的更好平衡。到芯片组的附 加接口的包括可以减少给定设计所需的芯片组组件的数目，结果节省成本。 芯片组可以具对节点(例如处理器和存储器组件)的不同"视图(view)"。如前 所述，CPU-CPU和CPU-存储器互连的优化可能不允许芯片组被直接连接到每个节点。到/ 来自节点的芯片组事务(transaction)必须从一个节点横穿到另一节点，直至到达目的地 节点为止。节点和/或芯片组之间的每个链路表示一个"跳跃(hop)"。从芯片组的角度出 发，计算环境内的不同节点可以相距不同数目的跳跃。具有较少跳跃的节点更"近"，而与芯 片组相距较多数目的跳跃的节点更"远"。系统性能直接与活动(active)芯片组(例如I/ 0)带宽的量和芯片组到目标节点的跳跃数目相关。芯片组事务沿着芯片组到目标节点路径 在每个节点处被复制。芯片组事务从每个本地节点的可用带宽(例如存储器)中消耗带宽 并从而限制该节点内的(多个)处理器及其它设备的带宽量。3 当芯片组支持到计算节点环境中的多个链路时，附加芯片组带宽可用。当前计划 的芯片组体系结构提供上游(计算节点)接口与下游(计算节点、架构(fabric)、或I/O)接 口之间的软或硬划分。业务(traffic) (DMA、中断、消息、管理等)被从下游接口附着(pin) 到仅一个上游接口。下游接口到单个上游接口的此附着(经由软件和/或硬件配置/跨接 (strapping))可能由于特定业务在芯片组与目标节点之间遇到的跳跃数目而未提供最优 系统性能。 当操作系统调度程序将任务/进程(例如驱动程序、应用程序)从一个节点移动 到计算环境内的另一节点时，问题非常明显。根据芯片组的业务分布(profile)(例如跳跃 数目)，这些进程的动态移动可以改善或阻碍系统性能。附图说明 图1是具有可路由(routable)架构的示例性处理系统的示意图。 图la和lb举例说明示例性地址转换。 图2是示出使用可路由架构中的分叉(bifurcated)设计的改善性能的示例性2S 设计的高级图示。 图3是示出使用可路由架构中的分叉设计的改善性能的示例性4S设计的高级图 示。 图4是示出使用可路由架构中的分叉设计的改善性能的示例性8S设计的高级图 示。 图5是举例说明用于改善可路由架构的性能的示例性操作的流程图。 具体实施例方式在(多个)芯片组设备内提供附加的智能水平以便使用最直接的路径(例如最少 的跳跃数目)将其业务路由到目标节点是有益的。提供到CPU复合体(complex)的多个路 径可以减少跳跃的数目，从而减少或完全消除CPU总线上的数据的复制。示例性实施例增 加I/0带宽连接性并利用所有可用1/0链路。对于高带宽设备(例如GPU、10Gbps NIC、以 及RAID适配器)而言，这是特别期望的。 示例性系统 图1是具有可路由架构150的示例性处理系统100的示意图。在示例性实施例中， 处理系统100可以包括多个计算节点IIO和110'。计算节点IIO可以具有一个或多个CPU 核112a b、高速缓存器114a d、和/或(多个)系统请求接口 116。可以提供纵横开关 118以经由集成存储器控制器122将CPU核112a b连接到共享存储器资源120a b。虽 然在本文中未指明，但图1中还示出用于计算节点110'的类似组件并用"prime (')"符 号来指示。当然，如根据以下说明将轻易地显而易见的那样，还可以在处理系统100中提供 多于两个的计算节点110和110'。 每个计算节点IIO和110'还可以包括到可路由架构的一个或多个接口。在示 例性实施例中，这些接口可以分别由一个或多个HT接口 130和130'组成。通常，HT接口 130和130'可以包括电路和程序代码(例如固件)以便通过可路由架构150将多个设备 140a f(直接地或经由一个或多个适当的互连转换(例如桥接器)设备)连接到计算节4点110和110'中的一个或多个。当然，还可以实现其它点到点链路且其不限于HT链路(在 本实施例中HT链路仅仅是示例性的)。该设备可以包括存储介质(例如RAID)、网络接口 卡(NIC)、多媒体设备、PCIe卡、嵌入式和非嵌入式设备、和/或现在已知或后来开发的其它 设备。 设备140a f中的任何设备可以经由芯片组160或160'、通过直接路径155a e、穿过可路由架构150连接到计算节点110和110'中的任何节点。虽然所有的设备 140a f可以同时连接到单独的计算节点110和110'且多个设备140a f可以跨越可 路由架构而同时连接/通信。 在示例性实施例中，连接到可路由架构的设备可以包括一个或多个逻辑和/或物 理架本文档来自技高网...

【技术保护点】
一种系统，包括（１００）：多个计算节点（１１０）；可路由架构（１５０）；以及多个芯片组（１６０），被所述可路由架构连接到所述多个计算节点（１１０），芯片组（１６０）具有范围寄存器，该范围寄存器通过可路由架构（１５０）动态地将业务从任何设备引导到所述多个计算节点（１１０）中的任何节点。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：BT普尔塞尔，MK贝内迪特，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]