本发明专利技术公开了用于设计集成电路的方法和设备。根据一方面，本发明专利技术的电路设计公开了综合与布局的迭代过程，其中每一次迭代均提供对集成电路的设计的增量式改变。本发明专利技术的增量式迭代方法可通过综合到布线以及布线到综合来提供连续进步，具有在知晓当前实例布局的情况下进行综合的增量式改进，以及在知晓当前电路逻辑的情况下进行布局的增量式改进。根据另一方面，本发明专利技术的电路设计公开了增量式力导向布局转换，该转换利用资源层解决混杂资源分布问题，其中作用于实例上的力为来自其资源层的力基于这些资源的局部拥塞的加权平均值。另外，增量式区域移除方法可被用于基于诸如资源需求拓扑映射的力导向布局转换通过质量度量来解决资源利用问题。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及集成电路设计领域，并且尤其涉及通过高层描述(highlevel description)的综合(synthesis)过程来进行集成电路设计。
技术介绍
对于VLSI (超大规模集成)级的数字电路设计工艺而言，设计者常常采用计算机 辅助技术。已开发了诸如硬件描述语言(HDL)的标准语言来描述数字电路，以辅助复杂数 字电路的设计和模拟。诸如VHDL和Verilog的多种硬件描述语言已逐渐成为行业标准。 VHDL和Verilog是通用硬件描述语言，其允许使用抽象数据类型来定义芯片原始级、寄存 器传输级(RTL)或行为级的硬件模型。随着器件工艺继续进步，已开发了各种产品设计工 具以使HDL适合用于新的器件和设计风格。在利用HDL代码设计集成电路时，首先编写代码，并由HDL编译器对所编写的代码 进行编译。HDL源代码在某一层描述电路元件，且编译程序通过所述编译而产生RTL网表 (nestlist)。RTL网表由多个RTL对象或组件以及多个网络(net)(该网络为所述组件之 间的信号连接)构成。所述RTL网表通常是与技术无关的网表，因为其与特定厂商的集成 电路(例如，现场可编程门阵列(FPGA)或专用集成电路(ASIC))的技术或架构无关。所述 RTL网表对应于电路元件的示意性表示(与行为表示相比)。然后执行映射操作，以从与技 术无关的RTL网表转换到可以用来创建厂商技术或架构中的电路的技术专用网表，所述映 射操作包括对实例(instance)进行布局以及对互连(interconnection)进行布线，以使得 电路满足给定的时序、间隔和功率约束。如图1所示，早期的电子设计自动化(EDA)是完全将HDL综合与布局/布线过程 相分离的。在操作11，准备HDL代码。在操作13，对操作11中所准备的HDL进行编译并综 合，以产生网表，通常通过执行逻辑优化对该网表进行优化。在此之后，映射过程将所述网 表映射至特定目标技术/架构。在操作13结束之后，便已完成了综合，且现在可提供专用 于厂商的IC中使用的技术/架构的网表。该网表有效地位于门级，且基于预布局信息(例 如，扇出计数、或所连接的组件类型及尺寸)通过使用互连性质统计模型来对时序分析进 行估算。在综合之后，可在操作15对逻辑电路执行传统的布局操作，并在操作17对网表进 行局部改变(仅在芯片原始级、单元级或门级上)，以满足时序性能。之后，在操作19执行 传统布线操作，以创建每一 IC中的电路设计。如果存在一些未满足的约束，则所述过程通 过回路迭代(iteration)进行修改。以前，当在早期综合工具中实例延迟较为突出时，基于统计模型的时序估算是足 够精确的，从而综合与布局的分离需要相对较少次迭代来返回至HDL和综合阶段。然而，利用收缩技术节点，互连延迟变得非常显著，超过了门延迟。这导致综合 操作中的延迟估算与布局和布线操作之后的实际延迟之间的关联越来越小，致使后综合 (post-synthesis)与后布置(post-layout)结果之间缺乏时序预测能力。因此，在很多情 况下，在布局和布线过程之后，电路物理布置无法满足电路设计标准，且通常设计必须从综 合步骤重新开始，并重复综合/布局/布线过程。为对综合进行改善，在综合过程期间考虑与设计相关的物理特性(例如，布局)是非常重要的。现已采用了一系列技术来将布局信息引入综合过程，例如元件平面布置、区域 内最佳化(IPO)以及物理综合。在元件平面布置(floorplarming)技术中，设计被划分成芯片上的多个区，并在 通过使用统计模型来估算区内的互连的同时，针对区间互连使用基于布局的互连估算。可 在RTL阶段早期或初始综合运行之后使用元件平面布置。元件平面布置可被扩展为将RTL 组件划分、复制以及切割成多个区，并与RTL级时序和区域模型相组合。之后，可使用来自 区间时序的改善后的时序来更精确地驱动RTL级优化。手动产生高质量的元件平面布置 是非常困难的，且要求用户拥有熟练的技术。自动元件平面布置器(例如，太拉系统(Tera System)(美国专利6，145，117和6，360，356)中的元件平面布置器)可创建多个区，并将 RTL组件分配给多个区。因为综合被去耦合(decouple)，且在自动元件平面布置之后，因此 在元件平面布置期间，时序和区域信息的准确度很低。一种称为区域内最佳化(IPO)的技术提供了从布局和布线延迟至综合域的逆向 注解。仅因为细节布局未被更新，关键路径会被重新优化，经修改的网络的互连延迟会返回 到统计模型。如果做出了许多改变，则后续的最终网表的合法化(legalization)可能需要 将实例移动至远离他们初始位置的位置，导致巨大的延迟估算误差。基于此原因，在需要显 著改变以实现时序闭合(enclosure)时，IPO被视为是不稳定的。另一技术是物理综合，该技术是对IPO技术的改进，其中对被映射网表的少量优 化与增量式(incremental)重新合法化相交织，以保持延迟和资源度量的精确性。该技术 的限制在于，个别改变受限于资源的适度增加，或者IPO技术的不稳定问题可能会再次出 现。目前存在多种用于物理综合的算法。图2显示了一种通过使用基于被布局实例邻近性 (proximity)的时序估算而提供物理综合引擎的算法。在操作23中对被映射网表初始布局 之后，在操作24(仅在芯片原始级执行)中物理综合操作选择电路中用于增量式优化及重 新布局的部分。从上述描述可知，亟需对电子设计自动化进行算法改进。现有专利还涉及或描述了芯片综合，这些专利包括美国专利6，519，754、 6，711，729,7, 010，769,6, 145，117 以及 6，360，356。论文(Bo Hu, TiminR-DrivenPlacement for Heterogeneous Field Programmable Gate Array, IEEE/ACMInternational Conference on Computer-Aided Design，2006 年 11 月(ICCAD' 06)，383-388 页(ISSN : 1092-3152 ；ISBN 1-59593-389-1))中最近描述了一种布局算法。
技术实现思路
本专利技术公开了用于设计集成电路的方法和设备。在示例性实施方式中，本专利技术的电路设计公开了综合与布局的迭代过程，该过程起始于RTL或行为级，其中每一次迭代均 通过集成电路设计的转换而提供增量式改变。在某些方面，所述转换可以是综合或布局转 换。综合转换对网表中的对象和/或形成该对象之间的连接的网络进行修改。布局转换对 网表中一个或多个对象的位置进行修改。在本专利技术至少某些实施方式中的增量式迭代方法 可通过使用由设计度量(design metric)(例如，当前电路网表、布局、时序、资源可用性以 及功率)所确定的适当的综合与布局转换，来提供不断的改进。在某些方面，在每次转换之 后，对受到影响的设计度量进行更新，以使得将来的转换决策可基于精确的设计统计。所述 过程朝向设计的最终时序资源和功率闭合(enclosure)而增量式迭代。本专利技术至少某些实施方式的关键方面在于，在识别高层(high本文档来自技高网...
【技术保护点】
一种设计集成电路的方法，该方法包括：将芯片资源划分为多个部分；基于质量度量来计算所述部分的等级；以及将具有最低等级的部分从布局转换的考虑范围中移除。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：KS麦克尔文，B勒莫尼耶，B哈尔平，
申请(专利权)人：新思公司，
类型：发明
国别省市：US[美国]
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