本发明专利技术实施例提供一种ＤＰＲＡＭ访问控制系统及ＤＰＲＡＭ访问控制方法，通过访问控制单元为ＤＰＲＡＭ的读写端口配置在同一时刻向ＤＰＲＡＭ内部访问不相同的读写地址；用户写入逻辑单元采用访问控制单元配置的写地址向ＤＰＲＡＭ写入数据；用户读出逻辑单元采用访问控制单元配置的读地址从ＤＰＲＡＭ读出数据，这样ＤＰＲＡＭ的读端口和写端口不会存在同一时刻对储存器内部同一地址进行访问的冲突问题，也避免了原有的采用两个ＤＰＲＡＭ进行乒乓互换的操作，节约了成本。
【技术实现步骤摘要】
本专利技术涉及无线通信系统领域，特别是涉及一种DPRAM访问控制系统及DPRAM访 问控制方法。
技术介绍
在无线通信系统中，经常需要转发数字中频和数字信号处理器(DSPDigital Signal Processor)之间的天线数据，由于数字中频输出的天线数据是均勻连续的采样，因 此数字中频输出数据的速度相对较慢，而DSP需要在尽可能短的时间内处理这些采样值， 读取是猝发的，瞬间完成，因此DSP的读取速度是很快的，从而两个部分之间数据传输的速 度存在巨大的差异，造成了在数据传输过程中，设备的读写访问的不连贯、数据传输效率低 等问题。这就要求在数字中频和DSP之间增加存储器，这样就缓冲了两个部分之间巨大的 速度差异，进而解决了上述问题。现有技术中，当转发的数据量不是很大的时候，通常是在场可编程门阵列(FPGA Field Programmable Gate Array)内部增加一个DPRAM或FIFO存储器作为数据存储器，数 字中频和DSP等访问设备通过FPGA对DPRAM或FIFO进行读写访问。但上述DPRAM和FIFO 存储器在应用中均存在一定的问题。采用FIFO存储器时，正常情况下，数据先进先出，中频数据均勻的写入FIFO，DSP 再快速读出处理，但当数字中频出现异常或算法延迟改变时，该来的数据推迟了，那么写 入FIFO的数据速度就变慢了，这时读出速率不变，经过一段时间，FIFO就会被读空了。同 理，当DSP出现异常时，FIFO也有被写满的情况，这时向FIFO中写入的数据是无效的，因为 FIFO此时已经满了，后续写入的数据都丢掉了。这种异常一旦发生，只能全局复位，或采用 很复杂的监控逻辑来恢复。所以，必须时刻监视FIFO的空满状态。采用DPRAM存储器时，正常情况下，需要地址才能对其进行访问，中频数据均勻写 入DPRAM，DSP再快速读出处理。但会出现读写冲突的问题，比如数字中频从DPRAM的A端 口读出数据块M，地址为1 100，DSP同时通过DPRAM的B端口向地址1 100写入数据 块N，这时就出现了两个设备同时操作DPRAM的空间1 100的情况，这时数字中频就不知 道它读出来的是数据块M还是N。这时需要用两个DPRAM进行乒乓切换才可以避免上述问 题。由此可以看出，上述两种存储器的优缺点是互反的，FIFO的优点是先进先出，不用 乒乓互换，缺点是必须时刻监视FIFO的空满状态；DPRAM的优点是通过地址才能访问，不需 要时刻监视空满问题，但缺点是必须采用乒乓互换才能避免读写冲突。因此，如何将上述两 种存储器的优点结合起来，形成一种新的存储器结构，是现有技术需要解决的问题。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种以DPRAM为主体的访问控制系统，通过访 问控制单元为DPRAM的读写端口配置在同一时刻不相同的读地址和写地址，从而用较小的成本解决了，现有技术中必须通过两个DPRAM才能解决的读写端口同时访问同一地址的冲 突问题。为实现上述目的，本专利技术的一个实施例提供一种DPRAM访问控制系统，包括在 FPGA上的DPRAM、用户写入逻辑单元和用户读出逻辑单元，所述FPGA上还包括与DPRAM相 连接的访问控制单元；所述访问控制单元，用于采用读写地址互斥方案为DPRAM的两个端口配置在同 一时刻向DPRAM内部访问不相同的读地址和写地址；所述用户写入逻辑单元，用于通过访问控制单元，并按其配置的写地址向DPRAM 写入数据；所述用户读出逻辑单元，用于通过访问控制单元，并按其配置的读地址从DPRAM 读出数据。优选地，所述访问控制单元包括写入地址译码和控制单元，用于接收用户写入逻辑单元输入的写入数据，并生成 DPRAM可识别的写使能信号和写地址，和写入数据一起输出给DPRAM，同时，将写地址输出 给访问指针控制和标志输出单元；访问指针控制和标志输出单元，用于向用户写入逻辑单元输出写入允许信号； 接收写入地址译码和控制单元输出的写地址，并根据读写地址互斥规则判断当前时刻开始 读访问，每个时刻的读地址与写地址是否一致，均不一致时，对用户读出逻辑单元输出读出 允许信号；读出地址译码和控制单元，用于接收用户读出逻辑单元输出的读使能信号，并生 成DPRAM可识别的读使能信号和读地址输出给DPRAM。优选地，所述写入地址译码和控制单元，用于接收用户写入逻辑单元输入的写入 数据、写入帧同步信号和自动写入地址，并将其转换成DPRAM可识别的写使能信号和写地 址，和写入数据一起输出给DPRAM，同时将写地址输出给访问指针控制和标志输出单元。优选地，所述访问控制单元采用读写地址互斥方案为DPRAM的两个端口配置在同 一时刻向DPRAM内部访问不相同的读地址和写地址，包括以下步骤a、用户写入逻辑单元接收访问控制单元输出的写入允许信号，并将写入数据与访 问控制单元配置的写入地址一起输出给DPRAM ；b、用户读出逻辑单元接收访问控制单元输出的读出允许信号，输出读使能信号并 通过访问控制单元配置的读地址从DPRAM读出数据。优选地，所述访问控制单元采用读写地址互斥方案为DPRAM的两个端口配置在同 一时刻不相同的读地址和写地址，具体为写入地址译码和控制单元，用于接收用户写入逻辑单元输入的写入数据，并生成 DPRAM可识别的写使能信号和写地址，和写入数据一起输出给DPRAM，同时，将写地址输出 给访问指针控制和标志输出单元；访问指针控制和标志输出单元，用于向用户写入逻辑单元输出写入允许信号； 接收写入地址译码和控制单元输出的写地址，并根据读写地址互斥规则判断当前时刻开始 读访问，每个时刻的读地址与写地址是否一致，均不一致时，对用户读出逻辑单元输出读出 允许信号；读出地址译码和控制单元，用于接收用户读出逻辑单元输出的读使能信号，并生 成DPRAM可识别的读使能信号和读地址输出给DPRAM。优选地，所述写入地址译码和控制单元，用于接收用户写入逻辑单元输入的写入 数据、写入帧同步信号和自动写入地址，并将其转换成DPRAM可识别的写使能信号和写地 址，和写入数据一起输出给DPRAM，同时将写地址输出给访问指针控制和标志输出单元。根据本专利技术实施例，通过访问控制单元为DPRAM的读写端口配置在同一时刻不相 同的读写地址，这样DPRAM的读端口和写端口不会存在同一时刻对储存器内部同一地址进 行访问的冲突问题，也避免了原有的采用两个DPRAM进行乒乓互换的操作，节约了成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术 的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据 这些附图获得其他的附图。图1是本专利技术实施例一提供的一种DPRAM访问控制系统的结构图2是本专利技术实施例一提供的一种DPRAM访问控制系统的读写时序图3是本专利技术实施例二提供的一种DPRAM访问控制系统的结构图4是本专利技术实施例三提供的一种DPRAM访问控制系统的结构图5是本专利技术实施例四提供的一种DPRAM访问控制方法的流程图6是本专利技术实施例五提供的一种DPRAM访问控制方法的流程图。具体实施方式为使本专利技术实施例的目的、技术方本文档来自技高网...
【技术保护点】
一种ＤＰＲＡＭ访问控制系统，包括在ＦＰＧＡ上的ＤＰＲＡＭ、用户写入逻辑单元和用户读出逻辑单元，其特征在于，所述ＦＰＧＡ上还包括与ＤＰＲＡＭ相连接的访问控制单元；所述访问控制单元，用于：采用读写地址互斥方案为ＤＰＲＡＭ的两个端口配置在同一时刻向ＤＰＲＡＭ内部访问不相同的读地址和写地址；所述用户写入逻辑单元，用于：通过访问控制单元，并按其配置的写地址向ＤＰＲＡＭ写入数据；所述用户读出逻辑单元，用于：通过访问控制单元，并按其配置的读地址从ＤＰＲＡＭ读出数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：何梁，
申请(专利权)人：北京北方烽火科技有限公司，
类型：发明
国别省市：11[中国|北京]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。