可用于高速率频率除法器的超高速电平／边沿触发器制造技术

本实用新型专利技术涉及一种基于动态阻性负载和感性并联负载的高速电平／边沿触发器。包括：由第一ＮＭＯＳ管，第二ＮＭＯＳ管组成的时钟差分对，由第三ＮＭＯＳ管，第四ＮＭＯＳ管组成的取样对，由第五ＮＭＯＳ管，第六ＮＭＯＳ管组成的保持对，所述取样对和保持对与一对无源电感性负载和动态负载对串联连接，所述无源电感性负载由第一电阻、第二电阻分别与第一电感、第二电感串联后并联而成，所述动态负载对由栅极连接在时钟信号上的第一ＰＭＯＳ管、第二ＰＭＯＳ管组成。本实用新型专利技术提出的电平／边沿触发器可应用于超高速除法器，拥有差分结构并可以工作在１０Ｇ以上的频率，并且用普通的数字亚微米ＣＭＯＳ工艺即可实现。本实用新型专利技术提出的电路在宽带光纤通讯、ＵＷＢ无线系统、广播和ＧＰＳ等高速通信系统中有着广阔的应用前景。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

可用于高速率频率除法器的超高速电平/边沿触发器所述
本技术涉及一种基于动态阻性负载和感性并联负载的高速电平/边沿触发 器。这个触发器可用于各种超高频领域。例如若应用于锁相环中的频率除法器，该除法器 可以工作在IOG以上的频率，并且较易在常规的亚微米CMOS工艺中实现。技术背景10Gb/s,40Gb/s SONET以及UWB通讯等宽带网络的发展提出了这样的问题有没 有可能把这些电路包括高速前端电路集成到廉价的主流数字CMOS工艺中去。在这些高速 电路中，作为网络子系统的重要元件高速频率除法器例如翻转触发器(TFF)等是最具代表 性的，可用来衡量频率除法器能达到的最高速率。基于翻转触发器(TFF)的除法器(也叫做1/2频率除法器)通常是由两个相同的 主从电平触发器组成的负反馈电路(图1)。在时钟频率的作用下，这两个电平触发器交替 工作于取样/翻转和锁存模式。电平触发器的制成取决于可用的有源器件的类型，但是由 一个差分对和一个正反馈对组成的电流引导结构，无论基于三极管还是CMOS的技术，都可 以达到较高的速度(图2)。通常这种结构可以工作于低于5G的频率。高速CMOS除图2电本文档来自技高网...

【技术保护点】
一种可用于高速率频率除法器的超高速电平／边沿触发器，包括：由第一ＮＭＯＳ管，第二ＮＭＯＳ管组成的时钟差分对，由第三ＮＭＯＳ管，第四ＮＭＯＳ管组成的取样对，由第五ＮＭＯＳ管，第六ＮＭＯＳ管组成的保持对，其特征是：所述取样对和保持对与一对无源电感性负载和动态负载对串联连接，所述无源电感性负载由第一电阻、第二电阻分别与第一电感、第二电感串联后并联而成，所述动态负载对由栅极连接在时钟信号上的第一ＰＭＯＳ管、第二ＰＭＯＳ管组成。

【技术特征摘要】
一种可用于高速率频率除法器的超高速电平/边沿触发器，包括由第一NMOS管，第二NMOS管组成的时钟差分对，由第三NMOS管，第四NMOS管组成的取样对，由第五NMOS管，第六NMOS管组成的保持对，其特征是所述取样对和保持对与一对无源电感性负载和动态负载对串联连接，所述无源电...

【专利技术属性】
技术研发人员：孙礼中，
申请(专利权)人：苏州科山微电子科技有限公司，
类型：实用新型
国别省市：32[中国|江苏]