栅极数组移位缓存器制造技术

一种薄膜晶体管液晶显示器的栅极数组移位缓存器，包含信号输入单元、控制晶体管以及三个以上的稳定模块。信号输入单元，接收并提供前级输入信号。控制晶体管的控制端电性耦接至信号输入单元以接收前级输入信号，并且控制晶体管根据前级输入信号而于移位缓存器的输出端输出对应的输出信号。稳定模块电性耦接至控制晶体管的控制端与移位缓存器的输出端，以稳定控制晶体管所产生的对应的输出信号。

【技术实现步骤摘要】
栅极数组移位缓存器
本专利技术是有关于一种栅极数组移位缓存器，且特别是有关于一种具三个以上稳定 模块的栅极数组移位缓存器。
技术介绍
近年来，随着科技的进步，平面液晶显示器逐渐普及化，其具有轻薄等优点。目前 平面液晶显示器驱动电路主要是由面板外连接IC来组成，但是此方法无法将产品的成本 降低、也无法使面板更薄型化。因此在驱动电路的制程中，便直接将栅极驱动电路制作在数组基板上，来取代由 外连接IC制作的驱动芯片。此种被称为栅极数组驱动(Gate On Array, G0A)技术的应用 可直接做在面板周围，减少制作程序、降低产品成本且使面板更薄型化。但是现行栅极数 组驱动(GOA)技术的电位下拉是由两组信号轮流进行控制，工作周期为50%。在此种条件 下，负责下拉电位的晶体管会长时间处于正压状态而无法得到充分休息，如此将使得这些 晶体管的可靠度快速下降而直接造成显示品质的低落甚或显示装置的损坏。因此，如何改 善上述习用栅极数组驱动技术的缺失，提出一种制作成本低且加工容易的栅极数组移位缓 存器，系为发展本案的主要目的。
技术实现思路
本专利技术的目的就是在提供一种栅极数组移位缓存器，可应用于平面显示器的驱动 电路上，用以改善现有技术中晶体管可靠度易于降低的缺失。本专利技术提出一种栅极数组移位缓存器，此种栅极数组移位缓存器包含一组信号 输入单元、一个控制晶体管以及三个以上的稳定模块。其中，信号输入单元包括两通路端， 其中一个通路端为一条接收前级输入信号的电线、另一通路端为一条提供前级输入信号的 电线。控制晶体管包括两通路端与一控制端，控制晶体管的控制端电性耦接至信号输入单 元中用以提供前级输入信号的通路端，且控制晶体管的其中一通路端接收第一时脉信号， 另一电性通路端则做为移位缓存器的输出端，且控制晶体管在第一时脉信号中的第一脉冲 期间开启。每一个稳定模块各自电性耦接至控制晶体管的电性控制端与移位缓存器的输出 端，并在相对应的操作时脉及该前级输入信号皆被致能时将控制晶体管的控制端与移位缓 存器的输出端稳定至特定电位。各稳定模块的操作时脉的频率与前述的第一时脉信号不 同。再者，各稳定模块的操作时脉的致能期间不同，且每一个稳定模块的操作时脉的工作周 期小于50%。在本专利技术的较佳实施例中，上述的信号输入单元系可为一个晶体管，此晶体管包 括两个通路端与一个控制端。此晶体管的控制端与自身的一个通路端相电性耦接并接收上 述的前级输入信号；而此晶体管的另一通路端则电性耦接至控制晶体管的控制端。在本专利技术的较佳实施例中，上述的稳定模块包括第一、第二、第三、第四与第五晶 体管。第一晶体管的控制端与第一晶体管的其中一通路端电性耦接并接收一低频时脉信号，且此第一晶体管的另一通路端电性耦接至第一电性节点。第二晶体管的控制端接收与 低频时脉信号反相的反相低频时脉信号，此第二晶体管的其中一电性通路端耦接至前述的 第一电性节点，而另一电性通路端则电性耦接至一预设电位。第三晶体管的控制端电性耦 接至控制晶体管的控制端，其中一个通路端耦接至前述的第一电性节点，而另一通路端则 电性耦接至前述的预设电位。第四晶体管的控制端电性耦接至前述的第一电性节点，其中 一个通路端电性耦接至控制晶体管的控制端，另一通路端则电性耦接至移位缓存器的输出 端。第五晶体管的控制端电性耦接至前述的第一电性节点，其中一个通路端电性耦接至移 位缓存器的输出端，另一通路端则电性耦接至前述的预设电位。在本专利技术的另一实施例中，上述的三个以上的稳定模块可包括相同构造的电路； 而在另一实施例中，这些稳定模块则可以是不同电路。本专利技术的栅极数组移位缓存器使用多个稳定模块轮流作动来达成电路稳定度提 高，且每一个稳定模块的操作时脉的工作周期小于50%，因此可以使得每一个稳定模块都 不致于长时间处于开启状态，降低晶体管处于正向偏压的时间，进而减少晶体管因偏压而 造成操作特性变化的机率。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附图式，作详细说明如下。附图说明图1为本专利技术一实施例所揭示的栅极数组移位暂存电路的局部电路方块图。图2为本专利技术一实施例所揭示的栅极数组移位缓存器的电路方块图。图3(A)为根据本专利技术一实施例的信号输入单元的电路图。图3(B)为根据本专利技术一实施例的稳定模块的电路图。图4为图2与图3(B)所示的栅极数组移位缓存器的各种时脉信号的时序图。图5绘示为本专利技术一实施例所揭示的栅极数组移位缓存器使用4组稳定模块的方 块示意图。图6绘示为图5所示的栅极数组移位缓存器的电路构造示意图。主要组件符号说明100 栅极数组移位暂存电路SR (n)、SR (η+1)栅极数组移位缓存器 ST (n-1)、ST (η)输入脉冲信号G(n)、G(n+l)输出脉冲信号110:信号输入单元120、130、160、170 稳定模块140 控制晶体管Q (η)控制点Ρ(η)、Ρ1(η)、Ρ2(η)节点Out 输出端CKl 时脉信号CK2、CK3、CK4、CK5 低频时脉信号XCK2、XCK3、XCK4、XCK5 反相低频时脉信号VSS 低预设电位Tl、T51、T52、T53、T42、T32、T61、T62、T63、T64、T65、T66 晶体管11 la、112a、113a、114a、115a、116a、118a 晶体管栅极端11 lb、112b、113b、114b、115b、116b、118b 晶体管漏极端lllc、112c、113c、114c、115c、116c、118c 晶体管源极端具体实施方式以下将配合图式说明本案为改善现有手段缺失所发展出来的栅极数组移位缓存 器。如图1所绘示为栅极数组移位暂存电路的局部电路方块图。图1所揭示的栅极数组移 位暂存电路100适用于各类平面显示器(如液晶显示器)的栅极驱动电路中，藉以依次驱 动平面显示器的栅极线。栅极数组移位暂存电路100包括多个级联耦接的栅极数组移位缓 存器，例如栅极数组移位缓存器SR(η)及SR(n+1)等。其中，每个栅极数组移位缓存器(如 SR(n) ^ SR(n+1))接收前极输入脉冲信号(如ST(n_l)或ST(η))，并依序地产生对应的 输出脉冲信号(如G(n)或G(n+1))。且每个栅极数组移位缓存器所产生的输出脉冲信号 被传输至下一级栅极数组移位缓存器，以使下一级栅极数组移位缓存器得以开始工作。接下来请参照图2。图2为本专利技术一实施例所揭示的栅极数组移位缓存器使用3 组稳定模块的电路方块图。将本实施例代入于图1所示的栅极数组移位缓存器SR(η)来进 行详细说明。具体地，栅极数组移位缓存器SR(η)包括信号输入单元110、稳定模块120、 130与160，以及一个控制晶体管140。其中，信号输入单元110具有两端，其中一端透过 导线而接收前级输入信号ST(η-l)，另一端则透过导线而向外提供所接收的前级输入信号 ST(n-l)至控制点Q(η)。具体地，请参照图3(A)，信号输入单元110包括一个晶体管Tl，其栅极(控制 端)Illa电性耦接于漏极端11 Ib并接收前级输入信号脉冲信号ST (η-l)，而源极端Illc则 电性耦接到控制点Q(n)，以使由源极端Illc所输出的前级输入信号脉冲信号ST(η-l)得以 对控本文档来自技高网...

【技术保护点】
一种栅极数组移位缓存器，包括：一信号输入单元，接收并提供一前级输入信号；一控制晶体管，包括两通路端与一控制端，该控制晶体管的控制端电性耦接至该信号输入单元以接收该前级输入信号，该控制晶体管的其中一通路端接收一第一时脉信号，另一通路端做为该移位缓存器的输出端，且该控制晶体管在该第一时脉信号的一第一脉冲的期间开启；三个以上的稳定模块，每一所述稳定模块电性耦接至该控制晶体管的控制端与该移位缓存器的输出端，并在相对应的操作时脉及该前级输入信号皆被致能时将该控制晶体管的控制端与该移位缓存器的输出端稳定至一特定电位，每一所述稳定模块的操作时脉的频率与该第一时脉信号不同，每一所述稳定模块的操作时脉的致能期间不同，且每一所述稳定模块的操作时脉的工作周期小于５０％。

【技术特征摘要】
一种栅极数组移位缓存器，包括一信号输入单元，接收并提供一前级输入信号；一控制晶体管，包括两通路端与一控制端，该控制晶体管的控制端电性耦接至该信号输入单元以接收该前级输入信号，该控制晶体管的其中一通路端接收一第一时脉信号，另一通路端做为该移位缓存器的输出端，且该控制晶体管在该第一时脉信号的一第一脉冲的期间开启；三个以上的稳定模块，每一所述稳定模块电性耦接至该控制晶体管的控制端与该移位缓存器的输出端，并在相对应的操作时脉及该前级输入信号皆被致能时将该控制晶体管的控制端与该移位缓存器的输出端稳定至一特定电位，每一所述稳定模块的操作时脉的频率与该第一时脉信号不同，每一所述稳定模块的操作时脉的致能期间不同，且每一所述稳定模块的操作时脉的工作周期小于50％。2.根据权利要求1所述的栅极数组移位缓存器，其特征在于，该信号输入单元包括一 晶体管，该晶体管包括两通路端与一控制端，该晶体管的控制端与其中一通路端相电性耦 接并接收该前级输入信号，且该晶体管的另一通路端电性耦接至该控制晶体管的控制端。3.根据权利要求1所述的栅极数组移位缓存器，其特征在于，每一所述稳定模块包括一第一晶体管，包括一控制端与两通路端，该第一晶体管的控制端与该第一晶体管的其中一通路端相电性耦接并接收一低频时脉信号，该第一晶体管的另一通路...

【专利技术属性】
技术研发人员：王柏凯，黄俊豪，彭中宏，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]