本发明专利技术提供了一种支持多种现场总协议的系统，包括ＣＰＵ模块、以太网物理层芯片ＰＨＹ、网络变压器、ＲＪ４５接口，还包括ＮＯＲ＿Ｆｌａｓｈ存储器、ＦＰＧＡ模块以及ＣＰＬＤ模块；所述ＦＰＧＡ模块分别与ＣＰＵ模块、ＣＰＬＤ模块以及物理层芯片ＰＨＹ相连接，所述ＮＯＲ＿Ｆｌａｓｈ存储器、ＣＰＵ模块、ＣＰＬＤ模块依次相连，所述以太网物理层芯片ＰＨＹ、网络变压器以及ＲＪ４５接口依次相连。本发明专利技术还提供了一种实现多种现场总协议的方法。本发明专利技术系统大大减少了硬件使用资源，降低了硬件的成本，提高了硬件使用效率，在现实生产中创造了很高的效益。
【技术实现步骤摘要】
本专利技术涉及工业以太网自动化领域，尤其涉及一种支持多种现场总线协议的系统及其实现方法。
技术介绍
工业以太网是用于工业自动化环境，符合IEEE 802. 3标准，按照IEEE802. ID “媒 体访问控制(MAC)网桥”规范和IEEE 802. IQ “局域网虚拟网桥”规范，对其没有进行任何 实时扩展实现的以太网。通过采用减轻以太网负荷、提高网络速度、采用交换式以太网和全 双工通信、采用数据控制、流量控制、时钟控制和同步控制等技术，现在的工业以太网基本 可以做到4 Ims的通信周期。由于工业以太网互连简单，实现信息网络的无缝连接，软件 硬件成本低廉，通信速率高，性能稳定，满足复杂度高规模大的系统通信，加之以太网技术 的不断发展，各大公司和标准组织纷纷提出各种提升工业以太网实时性的技术解决方案。 这些方案包括在国际上有由ControlNet国际组织CI、工业以太网协会IEA和开放的 DeviceNet供应商协会ODVA等共同开发的工业网络标准Ethernet/IP实时以太网技术； Modbus 组织和 IDA(Interface for Distributed Automation)集团联手开发 Modbus-IDA 实时以太网；Profibus International (PI)组织与Interbus Club联手合作开发与制定标 准PR0FINET实时工业以太网；由奥地利B&R公司于2001年开发的Ethernet PowerLink ； 还有由德国 Beckhoff 公司开发的 EtherCAT (Ethernet for Control Automation Technology)等等。在中国有用于工业测量与控制系统的以太网标准是在国家科技部“863”计划 的支持下，由浙江大学、清华大学等单位联合成立的标准起草工作组起草的EPA(Ethernet for Plant Automation)；有由广州数控、浙江中控、大连光洋等公司联合开发的 NCUC-BUS(Numerical controlsystems of machine tools Ptotocl specifications for NCUC-Bus fieldbus)。由于各个厂商推出不同的并具有自主产权而相互不为兼容的工业以太网，这造成 设备供应商如果要在一套设备上提供支持不同工业以太网方案的时候，要有支持不同工业 以太网的硬件和软件平台。这使得设备生产供应商的生产成本成倍增加。图1是现有技术 中传统工业以太网结构示意图，CPU通过控制以太网芯片进行数据传输，其中以太网芯片包 括MAC(媒介存取层)和PHY(物理控制层)，这种实现方法只能是针对不同工业以太网，采 用不同的专用以太网芯片，灵活性很差。图2是现有技术中基于FPGA的传统工业以太网结 构示意图，CPU通过控制FPGA来实现工业以太网的数据传输，其中FPGA实现以太网现场总 线的IP (intellectual property，知识产权)，里面包含以太网现场总线的MAC (媒介存取 控制层)以及其他数据链路控制。FPGA的可编程技术使得工业以太网变得灵活和更加具有 可定制性，但是由于传统上使用FPGA专用配置芯片以及配置方法使得片上配置的可重构 性受到很大的限制。一片FPGA芯片要配一片的FPGA专用配置芯片，或者多片FPGA芯片配一片FPGA专用配置芯片，但这几片FPGA芯片的功能要一样。要支持多种工业以太网的话要用到逻辑资源很大的FPGA，这样硬件成本开销很大，要么就是直接采用各种以太网工业 总线的专用芯片，硬件成本更高。由于以上各种原因，目前支持多种现场总线协议的案例要么很难实现，要么就是 实现了但硬件成本非常昂贵。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点和不足，提出一种支持多种现场总协 议的系统，该系统可以实现使用一片FPGA就可以对多种工业以太网现场总线的支持。本专利技术的另一个目的在于提供上述支持多种现场总协议的实现方法。为了达到以上目的，本专利技术采用以下技术方案一种支持多种现场总线协议的系统，包括CPU模块、以太网物理层芯片PHY、网络 变压器、RJ45接口，所述一种支持多种现场总协议的系统还包括N0R_Flash存储器、FPGA模 块以及CPLD模块；所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY相连接， 所述N0R_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、网络变 压器以及RJ45接口依次相连。所述N0R_Flash存储器用于存储包括CPU模块的启动代码、运行程序和FPGA模块 的配置文件，以及一些非易失性的其他内容信息。所述FPGA模块包括GSK_Link管理模块、CPU接口管理模块、时钟同步控制模块、 MII窜口寄存器管理模块、IEEE标准以太网MAC、数据接收模块、双口 RAM控制模块以及数 据发送模块，所述GSK_Link管理模块分别与CPU接口管理模块、时钟同步控制模块、MII窜 口寄存器管理模块、标准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块 相连接；所述双口 RAM控制模块分别与数据接收模块和数据发送模块相连接。所述的物理芯片PHY符合IEEE 802. 3标准。所述CPLD模块用于配置驱动电路中，所述配置驱动电路包括依次相连的N0R_ Flash存储器、CPU模块、CPLD模块以及FPGA模块；所述CPLD模块包括IO管脚nSTATUS、 nCONFIG、C0NF_D0NE、DATAO, DCLK, nCSO 禾口 ASDI ；所述 FPGA 模块包括 IO 管脚 nSTATUS、 nCONFIG、C0NF_D0NE、DATAO, DCLK, nCSO 和 ASDI ；所述 CPLD 模块中的 IO 管脚 nSTATUS、 nCONFIG和C0NF_D0NE分别通过10K欧姆电阻上拉连接到FPGA模块中的10管脚STATUS、 nCONFIG和C0NF_D0NE，所述CPLD模块中的10管脚DATA0、DCLK, nCSO和ASDI分别直连到 FPGA 模块中的 10 管脚 DATAO、DCLK、nCSO 和 ASDI。一种支持多种现场总协议的实现方法，包括以下步骤(1)通过CPU模块对N0R_Flash存储器的存取控制，将生成各种包含工业以太网现 场总线的IP的FPGA模块的配置文件存储在N0R_Flash存储器中；(2)通过CPU模块对N0R_Flash存储器的存取控制，从N0R_Flash存储器中读取不 同的工业以太网的FPGA模块的配置文件；(3)将从N0R_Flash存储器中读取到的FPGA模块的配置文件写到CPLD模块中，并 通过CPLD模块对FPGA模块进行配置；(4)CPU模块在FPGA模块配置成功后对总线的初始化，传送工业以太网的设备参数以及进行正常周期通信控制。所述步骤(3)中的CPLD模块对FPGA模块进行配置的流程具体包括(3-1)根据配置时序要求，在上电和复位的时候保持CPLD模块中的管脚nCONFIG 为低电平，其他IO管脚置三态高阻；(3-2)复位之后CPLD模块对其管脚nCONFIG应产生一个上升沿本文档来自技高网...
【技术保护点】
一种支持多种现场总线协议的系统，包括ＣＰＵ模块、以太网物理层芯片ＰＨＹ、网络变压器、ＲＪ４５接口，其特征在于，所述支持多种现场总协议的系统还包括ＮＯＲ＿Ｆｌａｓｈ存储器、ＦＰＧＡ模块以及ＣＰＬＤ模块；所述ＦＰＧＡ模块分别与ＣＰＵ模块、ＣＰＬＤ模块以及物理层芯片ＰＨＹ相连接，所述ＮＯＲ＿Ｆｌａｓｈ存储器、ＣＰＵ模块、ＣＰＬＤ模块依次相连，所述以太网物理层芯片ＰＨＹ、网络变压器以及ＲＪ４５接口依次相连。
【技术特征摘要】
一种支持多种现场总线协议的系统，包括CPU模块、以太网物理层芯片PHY、网络变压器、RJ45接口，其特征在于，所述支持多种现场总协议的系统还包括NOR_Flash存储器、FPGA模块以及CPLD模块；所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY相连接，所述NOR_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、网络变压器以及RJ45接口依次相连。2.根据权利要求1所述的一种支持多种现场总协议的系统，其特征在于，所述FPGA模 块包括GSK_Link管理模块、CPU接口管理模块、时钟同步控制模块、MII窜口寄存器管理模 块、IEEE标准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块，所述GSK_ Link管理模块分别与CPU接口管理模块、时钟同步控制模块、MII窜口寄存器管理模块、标 准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块相连接；所述双口 RAM 控制模块分别与数据接收模块和数据发送模块相连接。3.根据权利要求1所述的一种支持多种现场总协议的系统，其特征在于，所述N0R_ Flash存储器用于存储包括CPU模块的启动代码、运行程序和FPGA模块的配置文件。4.根据权利要求1所述的一种支持多种现场总协议的系统，其特征在于，所述CPLD模 块用于配置驱动电路中，所述配置驱动电路包括依次相连的N0R_Flash存储器、CPU模块、 CPLD 模块以及 FPGA 模块；所述 CPLD 模块包括 IO 管脚 nSTATUS、nC0NFIG、C0NF_D0NE、DATA0、 DCLK、nCS0 和 ASDI ；所述 CPLD 模块包括 IO 管脚 nSTATUS、nC0NFIG、C0NF_D0NE、DATA0、DCLK、 nCSO 和 ASDI ；所述 FPGA 模块包括 IO 管脚 nSTATUS、nC0NFIG、C0NF_D0NE、DATA0、DCLK、nCS0 禾口 ASDI ；所述CPLD模块中的IO管脚nSTATUS、nCONFIG和C0NF_D0NE分别通过IOK欧姆电阻上 拉连接到FPGA模块...
【专利技术属性】
技术研发人员：张建军，莫元劲，何英武，黄水永，
申请(专利权)人：广州数控设备有限公司，
类型：发明
国别省市：81[中国|广州]
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