频率合成器以及建构该频率合成器的方法技术

揭露一频率合成器及使用数字处理频率回路的架构建构该频率合成器的一方法。具有数字处理频率回路架构的数字处理频率回路频率合成器包括参考分频器计数器、输出分频计数器、处理器、内存、数字模拟转换器以及电压控制振荡器。该方法使用处理器以执行信号处理以于频域中修正电压控制振荡器的输出频率。内存储存电压控制振荡器的非线性特征并提供频率至电压的转换，使该频率合成器可充分被控制，于处理期间无撷取不明确的频率，并且该频率合成器的频率分辨率为可程序化。

【技术实现步骤摘要】

本专利技术一般地涉及频率合成器，尤其涉及使用具有处理器与数字模拟转换器 (DigitaltoAnalogConverter,DAC)(digitalprocessfrequencyloop, DPFL)的架构，以建构电子频率合成器的方法。
技术介绍
频率合成器已多年被广泛地用于在电子产品中产生相应于为统所需的目标频率。 其中最常见的频率合成器为锁相回路(PLL)频率合成器，其中PLL包括一相位检测器以及 一电荷泵或者一低通滤波器。众所皆知，先前技术中所述的PLL频率合成器专利技术于1930年 代。请参阅图1，所述PLL频率合成器的方块图显示所述合成器包括一分频器1、一相 位检测器2、一低通滤波器/电荷泵3、一电压控制振荡器(voltagecontroloscillator， VC0)4以及一输出分频器5。所述合成器具有一作为一输入信号的参考频率fKEF，其为相当 稳定。如图4所示，所述VC04的特征为所述VCO的输入电压改变时，所述VCO的输出频率 4将改变。所述具有高稳定度的参考频率为直接馈入至相位检测器2的输入，或者在馈入至 相位检测器2的输入的前馈入通过划分参考频率的分频器1。另一由频率合成器的VC04所 产生的频率亦由输出分频器5所划分，并馈入至相位检测器2的另一输入。相位检测器2的功能为当所述参考频率领前(leading)或者滞后(lagging)时， 产生与所述相位检测器2的两个输入的间的相位差的量呈正比的电压。所述所产生的电压 随后通过低通滤波器/电荷泵3以领导所述VC04于所述相位检测器2的输入至使所述两 个输入信号同相(inphase)的频率。因此，据说所述VC04的输出频率为锁定追踪所述参考 频率。当所述两个信号为同相时，所述相位检测器2无输出电压。需依靠电荷泵3以维持 所述VC04的输入电压。所述电荷泵3将由于漏电流而损失其电压，所述漏电流导致VC04 改变其频率直到所述相位差够大而使相位检测器3认知该差距并开始提供相应的电压至 所述电荷泵3以使其回复至所述目标频率。传统的PLL频率合成器有两个缺点。第一，所述PLL频率合成器有两个变项需处 理，包括频率与相位。众所皆知，由所述相位检测器所得的相位差并无任何关于频率的信 息，反之亦然。第二，当电荷泵充电时，所述VCO开始对所述电压作出反应。所述输出分频 器持续地计数。若干多余的频率将非惯例地被撷取。该等非惯例地被撷取的频率随着所述 输出频率接近最终频率而越变越小。这需要经过数次努力而锁定。
技术实现思路
本专利技术的主要目的为在于提供建构一频率合成器以克服先前技术的缺点的一方 法以及一装置。本专利技术的创新的DPFL为用于建立一电子频率合成器。所述方法于PLL架 构中使用一时基计数器、一频率计数器、一处理器以及一 DAC而非一相位检测器。通过数字处理技术，所述频率计数器在规定频域中修正所述VCO输出。此外，所述参考频率与所述输 出频率的间并无相位关系。本专利技术另一目的在于提供一用于建立具有一内存以储存VCO的非线性特征的 DPFL频率合成器的一方法以及一装置。所述DPFL频率合成器首先为所述DAC搜寻所有相 应值以驱动VC0，以在目标频率范围中产生所述目标频率。各个值以作为所述目标频率的值 的地址储存在所述内存中。本专利技术的还有另一目的在于提供建构一具有较小内存的DPFL频率合成器的一 方法以及一装置。所述DPFL频率合成器包括一粗略(coarse)内存、一粗略DAC、一微变 (vernier)内存、一微变DAC以及一总和(summation)放大器。粗略DAC的最低有效位 (leastsignificantbit, LSB)电压等于所述微变DAC的全尺度(fullscale)减去一个LSB 使得内存大小大幅降低。本专利技术的尚有另一目的在于提供用于建构一 DPFL频率合成器的一方法以及一装 置，其搜寻以及预先储存所述VCO传送特征、所述VCO安定时间以及所述VCO的频率延续时 间，随后所储存的数据以数字处理技术处理，使得所述合成器的所有特征为众所周知且被 完整控制以较快地达到所述目标频率。此外，通过将该计数器关闭一段所述频率延续时间， 获得较佳的频率分辨率且可最小化由数字部件所引入的信号噪音。本专利技术的上述与其它的目的、特征以及优点将配合以下的图示说明以及较佳实施 例清楚说明。附图说明本专利技术新颖的技术特征为于申请专理范围中提出。本专利技术本身与较佳的使用模式 以及其优点将配合所附图式以下述的详细说明与较佳实施例得到完整说明。所附图式中所 使用相似的组件符号以代表相似的组件。图1为根据先前技术的PLL频率合成器的功能方块图；图2为根据本专利技术中第一实施例的DPFL频率合成器的功能方块图；图3为于图2中根据本专利技术的处理器的功能方块图；图4为VCO的电压与频率的传送特征图；图5为根据本专利技术中第二实施例的DPFL频率合成器的功能方块图；图6显示控制根据本专利技术的DPFL合成器的顺序图；图7显示本专利技术中产生频率合成器的相异分辨率的相异时基值的实例图；图8为根据本专利技术中第三实施例的DPFL频率合成器的功能方块图；图9显示以根据本专利技术的DPFL频率合成器的频率调变图；图10显示根据本专利技术的DPFL频率合成器于频率调变期间的频率偏差的范围图； 以及图11显示本专利技术的DPFL频率合成器于频率调变期间的已调变载波频率图。主要组件符号说明1分频器2相位检测器3低通滤波器/电荷泵4电压控制振荡器5输出分频器6内存60粗略内存61微变内存7数字模拟转换器70粗略DAC71微变DAC8电压控制振荡器80求和放大器81调变放大器9处理器91已程序化保留缓存器92 DAC保留缓存器93第一算数逻辑单元94第二算数逻辑单元95频率电压转换器10 Nl计数器11 N2计数器f。输出频率fREF参考频率。具体实施例方式本专利技术的方法建构一具有一处理器以及一用以取代先前技术的相位检测器与低 通滤波器/电荷泵的DPFL频率合成器。参阅图2，显示根据本专利技术中第一实施例的DPFL频率合成器的方块图。所述DPFL 频率合成器包括一 m计数器10、一 N2计数器11、处理器9、一 DAC7以及一 VC08。如第2 图所示，所述DPFL频率合成器的功能为根据一稳定输入参考频率fKEF而产生一精确与规定 的频率4。所述“时基”m计数器10非一定值计数器即一可程序化计数器。所述N2计数器 11计数所述VC08的输出频率。由于所述时基相对于fKEF衍生自m计数器10，由N2计数 器11所测量的频率相当精确。所测量的频率发送至处理器9。图3为处理器9的方块图。所述处理器9包括一已程序化保留缓存器91、一 DAC 保留缓存器92、一第一算数逻辑单元(arithmeticlogicunit，ALU) 93以及一第二 ALU94。 所述已程序化保留缓存器91储存已程序化的目标频率的值，其为由一控制装置所规定，如 所述处理器或者计算机。由N2计数器11所测量的频率由第一 ALU93自所述已程序化保留 缓存器91减去，随后所述已减结果由第二 ALU94加至DAC保留缓存器92中的值。所述第 二 ALU94将所述已加值发送回致所述DAC保留缓存器92，随后所述DAC保留缓存器92传送 已更新的值至DAC7中的缓存器。另外，本文档来自技高网...

【技术保护点】
一种具有一作为一输入信号的参考频率以及一作为一输出信号的输出频率的频率合成器，该频率合成器包括：一Ｎ１计数器，其用于将该参考频率除以Ｎ１的数目并传递一赋能信号；一Ｎ２计数器，其用于接收该赋能信号、当该赋能信号有效时，以Ｎ２的数目计数该输出频率，并传递一数字输出数据；一处理器，其用于接收该Ｎ２计数器的该输出数据并传递一数字输出数据；一数字模拟转换器（ＤＡＣ），其用于接收并转换该处理器的该输出资料，并传递一模拟输出信号；以及一电压控制振荡器（ＶＣＯ），其用于接收该数字模拟转换器的该输出信号并传递该输出频率；其特征在于，该数字模拟转换器包括一数字模拟转换器缓存器，其用于储存该处理器的该输出数据以使该数字模拟转换器产生该输出信号。

【技术特征摘要】
一种具有一作为一输入信号的参考频率以及一作为一输出信号的输出频率的频率合成器，该频率合成器包括一N1计数器，其用于将该参考频率除以N1的数目并传递一赋能信号；一N2计数器，其用于接收该赋能信号、当该赋能信号有效时，以N2的数目计数该输出频率，并传递一数字输出数据；一处理器，其用于接收该N2计数器的该输出数据并传递一数字输出数据；一数字模拟转换器(DAC)，其用于接收并转换该处理器的该输出资料，并传递一模拟输出信号；以及一电压控制振荡器(VCO)，其用于接收该数字模拟转换器的该输出信号并传递该输出频率；其特征在于，该数字模拟转换器包括一数字模拟转换器缓存器，其用于储存该处理器的该输出数据以使该数字模拟转换器产生该输出信号。2.如权利要求1所述的频率合成器，其特征在于，该处理器包括一已程序化保留缓存器，其用于储存一由一外接控制装置所程序化的目标频率并传递 一输出数据；一数字模拟转换器保留缓存器，其用于接收该已程序化保留缓存器的该输出数据，传 递一耦合至该处理器的该输出数据的输出数据；一第一算数逻辑单元(ALU)，其用于将该N2计数器的该输出数据自该已程序化保留缓 存器的该输出数据减去，并传递一输出数据；以及一第二算数逻辑单元，其用于将该数字模拟转换器保留缓存器的该输出数据加至该 第一算数逻辑单元的该输出数据，并传递一耦合至该数字模拟转换器保留缓存器的输出数 据；其中该数字模拟转换器保留缓存器进一步包括一输入保留/更新端口，以将该数字模 拟转换器保留缓存器设定为一保留或更新模式；以及该数字模拟转换器保留缓存器的该输 出数据于该保留模式中无改变。3.如权利要求ι所述的频率合成器，其中该m计数器为一固定式计数器。4.如权利要求ι所述的频率合成器，其中该m计数器为一可程序化计数器。5.一种具有一作为一输入信号的参考频率以及一作为一输出信号的输出频率的频率 合成器，该频率合成器包括一 Ni计数器，其用于将该参考频率除以m的数目并传递一赋能信号； 一 N2计数器，其用于自该m计数器接收该赋能信号、当该赋能信号有效时，将该输出 频率除以N2的数目，并传递一输出数据；一处理器，其用于接收该N2计数器的该输出数据并传递一输出数据； 一内存，其用于接收该处理器的该输出数据并传递一输出数据； 一数字模拟转换器(DAC)，其用于接收并转换该内存的该输出数据，并传递一模拟输出 信号；以及一电压控制振荡器(VCO)，其用于接收该数字模拟转换器的该输出信号并传递该输出频率；其特征在于，该数字模拟转换器包括一数字模拟转换器缓存器，其用于储存该内存的该输出数据以使该数字模拟转换器产生该输出信号。6.如权利要求5所述的频率合成器，其特征在于，该处理器包括一已程序化保留缓存器，其用于储存一由一外接控制装置所程序化的目标频率并传递 一输出数据；一数字模拟转换器保留缓存器，其用于接收该已程序化保留缓存器的该输出数据，并 传递一耦合至该处理器的该输出信号的输出数据；一第一算数逻辑单元(ALU)，其用于将该N2计数器的该输出数据自该已程序化保留缓 存器的该输出数据减去，并传递一输出数据；以及一第二算数逻辑单元，其用于将该数字模拟转换器保留缓存器的该输出数据加至该第 一算数逻辑单元的该输出数据，并传递一输出数据至该数字模拟转换器保留缓存器；其中该数字模拟转换器保留缓存器进一步包括一输入保留/更新端口，以将该数字模 拟转换器保留缓存器设定为一保留或更新模式；以及该数字模拟转换器保留缓存器的该输 出数据于该保留模式中无改变。7.如权利要求6所述的频率合成器，其特征在于，该数字模拟转换器保留缓存器初始 设定为该保留模式，该内存的该输出数据无改变该数字模拟转换器缓存器，且该外接控制 装置写入一初始值至该数字模拟转换器缓存器作为该目标频率；所述数字模拟转换器产生该输出信号，而该电压控制振荡器产生该输出频率； 所述输出频率由该N2计数器划分与计数以产生该输出数据作为该输出频率的一测量 频率；该N2计数器的该测量频率为由该外接控制装置所检视，若该输出频率与储存于该已 程序化保留缓存器中作为该目标频率的该值吻合；耦合至该内存的该数字模拟转换器保留缓存器的该输出数据当该N2计数器的该输出 信号改变时，由于该数字模拟转换器保留缓存器为处于该保留模式中而无改...

【专利技术属性】
技术研发人员：张昌武，张周昌茂，德瑞麦嘉成，
申请(专利权)人：张昌武，张周昌茂，德瑞麦嘉成，
类型：发明
国别省市：US[美国]