ＦＰＧＡ控制设备的在线ＦＬＡＳＨ烧写器制造技术

本实用新型专利技术公开了一种ＦＰＧＡ控制设备的在线ＦＬＡＳＨ烧写器，包括计算机、ＵＳＢ数据控制板及ＦＰＧＡ用户端，所述的计算机通过ＵＳＢ接口与ＵＳＢ数据控制板连接，ＵＳＢ数据控制板通过数据总线与ＦＰＧＡ用户端连接，所述的计算机中置入ＦＬＡＳＨ烧写控制软件、ＥＺ－ＵＳＢ通用驱动程序和固件驱动程序以及上位机控制软件，实现硬件状态检测及硬件控制功能；所述的ＵＳＢ数据控制板中包括由ＵＳＢ控制器、数据接口、ＦＰＧＡ模块、ＬＶＤＳ－Ａ模块依次连接组成的数据处理通道，和用于固件程序处理的ＧＰＩＦ模块；所述的ＦＰＧＡ用户端包括ＦＬＡＳＨ烧写硬核组件、数据收发硬核组件和ＬＶＤＳ－Ｂ模块，并预装用户自己的ＦＰＧＡ程序。本实用新型专利技术的在线ＦＬＡＳＨ烧写器降低了硬件设计的难度，减少了控制器的体积。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于电子控制
，涉及一种FPGA控制设备的在线FLASH烧写 器。
技术介绍
在FPGA正常工作时，配置数据存储在SRAM单元中，这个SRAM单元也被称为配置 存储器(Configuration RAM)。由于SRAM是易失性的存储器，因此FPGA在上电之后，外部 电路需要将配置数据重新载入到片内的配置RAM中。在芯片配置完成后，内部的寄存器以 及1/0管脚必须进行初始化。等初始化完成以后，芯片才会按照用户设计的功能正常工作， 因此通常都会给FPGA配置一个FLASH配置芯片，存放配置数据。 在实际应用中，FPGA的控制设备常需要对控制器的FPGA软件进行重新的刷新、诊 断和更新。在以往的FPGA的控制设备需要借助于BDM进行FLASH的烧写，因此在布置的时 候需要给控制器B匿接口预留较大的空间，对于布置十分紧凑的控制设备来说，这无疑增 加了布置的难度；而且一旦控制器布置不当，将控制器从设备中拆卸下来进行重新的烧写， 烧写完成之后，再将控制器安装上去，这样对控制器软件的更新非常的困难，对于一些设备 来说，很难把焊接好的FLASH拔出来进行烧写。因此经常为更新设备程序，要更新整个电路 板。因此设计一个能在线烧写FLASH的控制设备是至关重要的。
技术实现思路
本技术的目的是提供一种FPGA控制设备的在线FLASH烧写器，解决了现有技 术对控制器进行重新烧写非常困难的问题。 本技术所采用的技术方案是，一种FPGA控制设备的在线FLASH烧写器，包括 计算机、USB数据控制板及FPGA用户端，所述的计算机通过USB接口与USB数据控制板连 接，USB数据控制板通过数据总线与FPGA用户端连接，所述的计算机中置入FLASH烧写控制 软件、EZ-USB通用驱动程序和固件驱动程序以及上位机控制软件，实现硬件状态检测及硬 件控制功能；所述的USB数据控制板中包括由USB控制器、数据接口、FPGA模块、LVDS-A模 块依次连接组成的数据处理通道，和用于固件程序处理的GPIF模块；所述的FPGA用户端包 括FLASH烧写硬核组件、数据收发硬核组件和LVDS-B模块，并预装用户自己的FPGA程序。 本技术的在线FLASH烧写器，其特征还在于 所述的USB接口选用USB2. 0设备。 所述的数据总线选用96M的SPI总线。 所述的LVDS-A模块和LVDS-B模块均选用96Mbps速度的LVDS接口 。本技术的在线FLASH烧写器利用SPI总线，借助于USB2. O通信接口实现了对 FPGA控制设备的FLASH在线烧写，解决了对控制器进行重新烧写的难题，明显降低了硬件 设计的难度，减少了控制器的体积。附图说明图1是本技术装置的连接框图。 图中，l.计算机，2.USB接口，3.USB控制器，4.数据接口 ， 5. FPGA模块，6. LVDS-A 模块，7.GPIF模块，8. FLASH烧写硬核组件，9.数据收发硬核组件，10. FPGA用户端，11.数据 总线，12. LVDS-B模块，13. USB数据控制板。具体实施方式以下结合附图和具体实施方式对本技术进行详细说明。 如图l，本技术装置的结构是，包括计算机1、USB数据控制板13、FPGA用户端 10连接组成，计算机1通过USB接口 2与USB数据控制板13连接，USB接口 2选用USB2. 0 设备，USB数据控制板13通过数据总线11与FPGA用户端IO连接，数据总线11选用96M的 SPI总线，在计算机1中置入FLASH烧写控制软件、EZ-USB通用驱动程序和固件驱动程序以 及上位机控制软件，完成硬件状态检测及硬件控制功能；USB数据控制板13中包括由USB 控制器3、数据接口 4、 FPGA模块5、 LVDS-A模块6依次连接组成的数据处理通道和用于固 件程序处理的GPIF模块7 ;FPGA用户端10包括FLASH烧写硬核组件8、数据收发硬核组件 9和LVDS-B模块12，并预装用户自己的FPGA程序。LVDS-A模块6和LVDS-B模块12均选 用96Mbps速度的LVDS接口 。 USB数据控制板13采用USB2. 0和GPIF进行数据传输，并结合了 96Mbps速度的 LVDS接口，可以实现高速数据采集和控制及FLASH烧写。USB数据控制板13的硬件采用 USB接口供电，小巧灵活，便于携带。 参照图l，本技术整个装置的硬件结构分成3个层次计算机1所在的计算机 管理层，USB数据控制板13所在的数据控制层，以及FPGA用户端10所在的用户FPGA层。 计算机管理层主要负责界面管理，固件程序下载、USB通信过程等构成。其中，界 面管理模块功能包括打开文件、擦除芯片、烧写文件、校验、数据状态检测等，给FLASH烧写 器提供一个很好的交互平台。固件下载主要功能是通常USB控制芯片的固件程序，被烧 写在ROM中，这种方式一旦想升级固件程序，扩展系统功能，就很难实现，USB数据控制板 13的固件运行程序通过USB接口 2从主机下载到内部RAM，这样就明显的方便了修改、调 试和更新。之所以能下载代码是因为芯片一上电完全在硬件上自动完成枚举过程，不需要 Firmware。完成枚举后便可作为一个USB设备(叫做缺省USB设备)与计算机通讯，此时 即可进行Firmware下载。下载完后，控制芯片内核脱离RESET状态开始执行代码。可以 通过Firmware对USB设备重新配置，这个重新配置过程叫做再枚举。USB通信过程主要完 成当USB设备插入计算机时，计算机和USB设备之间产生一个枚举过程。计算机检测到有 设备插入，自动发出查询请求；USB设备回应这个请求，送出设备的Verdor ID和Product ID ;计算机根据这两个ID装载相应的设备驱动程序，完成枚举过程。计算机与USB设备的 数据通信全部靠端点进行通信的，端点O，是系统端点，主要进行系统枚举，以及控制系统的 下发，端点2和4是数据输出端点，端点6和8作为数据输入端点，根据本控制装置的通信 特点，主要包括三个方面一是读取数据；二是发生数据；三是发生控制指令。直接使用缺 省配置中的3个Endpoint。端点0 :主要完成控制指令的下发和系统状态读取，包括输入和 输出切换，系统复位，缓冲区复位，以及读取各个数据缓冲区的状态。端点2 :主要负责数据的输出，端点6 :读取外面采集的数据，目前端点4和8系统没有使用，为以后的高速数据采 集，留有专门的数据收发通道。 USB数据控制板13是整个装置数据转发的核心，它主要作用是负责协议传输，通 过USB与计算机管理层进行数据交换，通过SPI与用户FPGA层进行数据传输。USB数据控制板13和计算机管理层进行数据交互的通信方式异步，全双工，主从应答式；包大小固 定包长512字节；传输速率480Mbps ;USB字段长度4个字节；每次传输包含字段数128个。在FLASH模式下，如果处于设置地址低位地址命令下的时候，USB字段数据结构中的高 位和低位数据，组合为1个16位地址，送给FLASH的A0-A15，如果处于高位地址模式下的 时候，USB字段数据结构中的高位和低位数据，组合为1个16位数值，送给高位地址的中， A本文档来自技高网...

【技术保护点】
一种ＦＰＧＡ控制设备的在线ＦＬＡＳＨ烧写器，其特征在于：包括计算机（１）、ＵＳＢ数据控制板（１３）及ＦＰＧＡ用户端（１０），所述的计算机（１）通过ＵＳＢ接口（２）与ＵＳＢ数据控制板（１３）连接，ＵＳＢ数据控制板（１３）通过数据总线（１１）与ＦＰＧＡ用户端（１０）连接，所述的计算机（１）中置入ＦＬＡＳＨ烧写控制软件、ＥＺ－ＵＳＢ通用驱动程序和固件驱动程序以及上位机控制软件，实现硬件状态检测及硬件控制功能；所述的ＵＳＢ数据控制板（１３）中包括由ＵＳＢ控制器（３）、数据接口（４）、ＦＰＧＡ模块（５）、ＬＶＤＳ－Ａ模块（６）依次连接组成的数据处理通道，和用于固件程序处理的ＧＰＩＦ模块（７）；所述的ＦＰＧＡ用户端（１０）包括ＦＬＡＳＨ烧写硬核组件（８）、数据收发硬核组件（９）和ＬＶＤＳ－Ｂ模块（１２），并预装用户自己的ＦＰＧＡ程序。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘青，
申请(专利权)人：西安瑞日电子发展有限公司，
类型：实用新型
国别省市：87[中国|西安]