FPGA进位链单元的优化方法技术

本发明专利技术公开了一种FPGA进位链单元的优化方法，包括：从待优化的进位链的头部和/或尾部开始遍历每一个计算单元；确定每个计算单元中是否存在满足预设条件的元件，得到待优化的元件，预设条件包括以下中的至少一个：输入为常量、输出为常量、输入相同；从待优化的进位链中删除待优化的元件，并重构待优化的进位链的连接拓扑得到优化后的进位链。本发明专利技术通过删除并重构待优化的进位链的连接拓扑，来简化其中可以复用，或者逻辑计算过程可以省略的部分，从而减少进位链占用的FPGA芯片的资源数量；由于本发明专利技术不使用查找表对进位链进行优化，因此可以避免这种方法带来的延迟，在减少资源占用情况的同时保证计算效率。

【技术实现步骤摘要】

本专利技术属于集成电路，具体涉及一种fpga进位链单元的优化方法。

技术介绍

1、现场可编程门阵列(field programmable gate array，fpga)作为可重构计算的核心器件，其内部的可配置逻辑块(configurable logic blocks，clb)通过可编程互连网络实现灵活配置，可以实现不同功能。clb中包含不同的硬件资源，一般包括查找表(lookuptable，lut)，选择器(multiplexer，mux)，进位链(carry chain)和触发器(flip-flop，ff)。其中进位链是fpga中专门用于加速算术运算的硬件结构。在算术运算(如加法、减法)中，进位信号需要从最低位逐级传递到最高位，传统方法使用通用逻辑单元(如lut)实现进位逻辑，但存在逐级等待的延迟。进位链通过专用硬件路径直接传递进位信号能够避免这种延迟，是高速加法器、计数器等算术模块的关键资源。

2、随着fpga应用场景向高性能计算(如ai推理、5g基带)扩展，算术逻辑复杂度呈指数级增长，需要的运算操作急剧增加，对应所需使用的进位链资源也急本文档来自技高网...

【技术保护点】

1.一种FPGA进位链单元的优化方法，其特征在于，所述方法用于FPGA芯片上，所述FPGA芯片包括至少一个待优化的进位链，所述待优化的进位链由多个级联的计算单元组成，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述计算单元包括数据选择器和异或门，所述待优化的元件包括数据选择器和/或异或门；

3.根据权利要求2所述的方法，其特征在于，若所述第i级数据选择器为所述待优化的元件，则所述预设条件具体包括：所述第i级进位数据COi为常量、所述第i级信号数据Si为常量、或者所述第i级待计算数据I1i与所述第i-1级进位数据COi-1相等；p>

4.根据权...

【技术特征摘要】

1.一种fpga进位链单元的优化方法，其特征在于，所述方法用于fpga芯片上，所述fpga芯片包括至少一个待优化的进位链，所述待优化的进位链由多个级联的计算单元组成，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述计算单元包括数据选择器和异或门，所述待优化的元件包括数据选择器和/或异或门；

3.根据权利要求2所述的方法，其特征在于，若所述第i级数据选择器为所述待优化的元件，则所述预设条件具体包括：所述第i级进位数据coi为常量、所述第i级信号数据si为常量、或者所述第i级待计算数据i1i与所述第i-1级进位数据coi-1相等；

4.根据权利要求3所述的方法，其特征在于，所述第i级数据选择器为所述待优化的元件，且所述第i级进位数据coi为常量；

5.根据权利要求3...

【专利技术属性】
技术研发人员：鲁祥兵，贾弘翊，韦嶔，
申请(专利权)人：济南智多晶微电子有限公司，
类型：发明
国别省市：