【技术实现步骤摘要】
本公开一般涉及serdes，更具体地涉及将serdes通道绑定为可配置组。
技术介绍
1、串行器/解串器(serdes)具有层(诸如pma/pcs/mac)，其提供各种高速协议功能。serdes四元组内的每个serdes通道都可以自己操作，例如作为pcie×1链路或与serdes四元组中的其他serdes通道成对以形成具有多个通道的高速协议链路。为了构建具有多个serdes通道配置的asic器件，可以将多于一个的serdes通道分组在一起，例如将一组两个serdes分组为一对，或将一组四个serdes通道分组为“四元组”。然而，当对serdes通道进行分组时，分组引入了来自由组中不同的serdes通道生成的信号的信号延迟。由于延迟，每个serdes通道都可能无法同时接收来自组中的其他serdes通道的信号。
技术实现思路
【技术保护点】
1.一种电路，包括：
2.根据权利要求1所述的电路，其中所述对应组中的所述SerDes通道子集在所述多个SerDes四元组中的至少两个SerDes四元组中。
3.根据权利要求1所述的电路，其中所述对应组中的所述SerDes通道子集在所述多个SerDes四元组中的SerDes四元组中。
4.根据权利要求1所述的电路，其中所述信号中的至少一个信号在所述对应组中具有SerDes通道的至少两个SerDes四元组之间行进。
5.根据权利要求1所述的电路，其中所述固定时序延迟和所述可变时序延迟对从所述对应组中的SerDes通道传输的...
【技术特征摘要】
1.一种电路，包括：
2.根据权利要求1所述的电路，其中所述对应组中的所述serdes通道子集在所述多个serdes四元组中的至少两个serdes四元组中。
3.根据权利要求1所述的电路，其中所述对应组中的所述serdes通道子集在所述多个serdes四元组中的serdes四元组中。
4.根据权利要求1所述的电路，其中所述信号中的至少一个信号在所述对应组中具有serdes通道的至少两个serdes四元组之间行进。
5.根据权利要求1所述的电路，其中所述固定时序延迟和所述可变时序延迟对从所述对应组中的serdes通道传输的信号与来自所述对应组中的其他serdes通道的所述信号中的其他信号进行同步。
6.根据权利要求5所述的电路，其中所述多个管级匹配模块中的每个管级匹配模块都被配置为将所述信号的所述可变时序延迟匹配到所述多个触发器中的至少一个触发器的固定时序延迟。
7.根据权利要求1所述的电路，其中所述多个serdes通道中的serdes通道具有多个寄存器，其中所述多个寄存器中的至少一个寄存器被设置为包括所述serdes通道的所述对应组。
8.根据权利要求1所述的电路，其中所述通道绑定控制模块与所述多个serdes四元组中的serdes四元组相关联。
9.根据权利要求1所述的电路，其中所述多个serdes四元组向可编程逻辑器件提供输入/输出功能。
10.根据权利要求1所述的电路，还包括：
11.一种电路，包括：
12.根据权利要求11所述的电路，其中所述通道绑定控制模块包括第一触...
【专利技术属性】
技术研发人员：C·Y·谭，S·Y·李，
申请(专利权)人：美国莱迪思半导体公司，
类型：发明
国别省市：
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