一种减小封装寄生参数的工艺方法技术

本发明专利技术公开了一种减小封装寄生参数的工艺方法，包括如下步骤：S1、在封装基板的放芯区域增设多个凸点，用于将芯片和封装基板进行键合；S2、将放芯区域涂胶，将芯片放置在放芯区域；S3、在芯片放置完成后，继续对多个凸点之间填充绝缘介质底填料；利用塑封料进行封装，完成封装加工。本发明专利技术通过增设多个凸点进行键合，有效减少了芯片和封装基板的间距，从而降低了寄生参数的影响；同时，针对材料选择、尺寸控制和绝缘介质底填料的结构限制，进一步降低了寄生参数并且兼顾机械强度、热管理和稳定性；此外，本方法成本可控，便于推广使用。

【技术实现步骤摘要】

本专利技术涉及半导体封装，具体涉及一种减小封装寄生参数的工艺方法。

技术介绍

1、在高性能芯片封装领域，传统上常采用引线键合技术实现芯片与封装基板之间的电气互连；该工艺通过细金属线，如金线、铜线等，将芯片上的焊盘与基板上的对应焊点连接起来。然而，随着芯片工作频率的不断提升和对信号完整性要求的日益提高，这种传统互连方式逐渐暴露出明显的局限性。由于引线长度较长，导致互连线产生的寄生电感和寄生电容显著增加，从而引发信号延迟、串扰和高频损耗等问题，严重影响芯片的整体性能和稳定性。

2、更为严峻的是，大多数封装厂商的焊线设备和工艺水平难以有效缩短芯片焊点与基板焊点之间的间距，限制了引线长度的进一步优化。这一瓶颈已成为制约高性能计算、射频通信及高速接口类芯片发展的关键因素之一。

3、目前，针对高性能芯片的封装，传统的方法是采用wb打线工艺，也叫键合线工艺，wb全称是wire bonding，这种工艺灵活性高、成本低且易于设计，但是，由于引线长度难以优化，导致也难以减小寄生参数的影响，可能会导致较大的信号损失，引发信号延迟、串扰等问题，严重影响整本文档来自技高网...

【技术保护点】

1.一种减小封装寄生参数的工艺方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的一种减小封装寄生参数的工艺方法，其特征在于，步骤S1中，每个凸点均包括锡帽、电镀支柱和下金属层，锡帽用于连接芯片，下金属层设置在电镀支柱与封装基板之间，下金属层通过焊盘固定到封装基板上。

3.根据权利要求2所述的一种减小封装寄生参数的工艺方法，其特征在于，每个凸点还包括阻挡层，阻挡层设置在锡帽和电镀支柱之间。

4.根据权利要求3所述的一种减小封装寄生参数的工艺方法，其特征在于，锡帽采用锡银合金，阻挡层采用镍阻挡层，电镀支柱采用铜柱。

5.根据权利要求1所...

【技术特征摘要】

1.一种减小封装寄生参数的工艺方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的一种减小封装寄生参数的工艺方法，其特征在于，步骤s1中，每个凸点均包括锡帽、电镀支柱和下金属层，锡帽用于连接芯片，下金属层设置在电镀支柱与封装基板之间，下金属层通过焊盘固定到封装基板上。

3.根据权利要求2所述的一种减小封装寄生参数的工艺方法，其特征在于，每个凸点还包括阻挡层，阻挡层设置在锡帽和电镀支柱之间。

4.根据权利要求3所述的一种减小封装寄生参数的工艺方法，其特征在于，锡帽采用锡银合金，阻挡层采用镍阻挡层，电镀支柱采用铜柱。

5.根据权利要求1所述的一种减小封装寄生参数的工艺方法，其特征在于，每个凸点的直径均在6...

【专利技术属性】
技术研发人员：田立方，张韬，
申请(专利权)人：江苏华创微系统有限公司，
类型：发明
国别省市：