延时单元及其组成的环形震荡器制造技术

本发明专利技术提供一种延时单元，包括：第一至三反相器，第一反相器为中间施密特触发器延迟级，第一反相器的电源端及接地端分别与第二、三反相器结构连接；其中，第一至三反相器的输入端短接为延时单元的输入端；第二反相器的电源端接电源电压Vdd，接地端接地线，输出端接第一反相器的电源端；第三反相器的电源端接电源电压Vdd，接地端接地线，输出端接第一反相器的接地端；第一反相器的输出端作为延时单元的输出端；第二、三反相器为上、下层叠控制级，使得中间施密特触发器延迟级的电源及接地端无论输入端输入为地或vdd或地到vdd翻转或vdd到地翻转信号，始终保持相同的电位状态。本发明专利技术可以改善电源电压降低时的低电压下起振及振幅问题。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种延时单元及其组成的环形震荡器。

技术介绍

1、随着传感网、物联网、射频前端与无线输能技术的发展及应用，很多电子传感系统采用无电源无线供能设计。但是受限于射频输能的功率、传输距离及耦合效率的限制，其无线电源电压一般较低且驱动功耗有限，因而系统设计要求极低功耗及极低电压。

2、为降低成本，其设计实现工艺技术一般采用标准逻辑器件兼容，往往受限于电源、阈值电压、速度及漏电限制，因而需进行极低电压低功耗优化设计。

3、采用反相器或斯密特触发器延时单元奇数级级联的环形振荡器作为其模拟电路系统一种基本单元，常常受限于标准逻辑器件的限制，随着电源降极限低，其延时单元的本征增益、导通及关断电流开关比均下降，难以较好的实现极低压下的起振及同时具有振幅牺牲。

4、请参阅图1和图2，其分别示出了现有技术的反相器及斯密特触发器延时单元。

5、为解决上述问题，需要提出一种新型的延时单元及其组成的环形震荡器。

技术实现思路

1、鉴于以上所述现有技术的缺点，本文档来自技高网...

【技术保护点】

1.一种延时单元，其特征在于，包括：

2.根据权利要求1所述的延时单元，其特征在于：所述第一反相器利用下拉第一中间节点接地、上拉第二中间节点接电源电压的方法，以抑制漏电流。

3.根据权利要求2所述的延时单元，其特征在于：所述第一反相器包括：第一至三PMOS和第一至三NMOS，第一至三PMOS和第一至三NMOS的栅极均接延时单元的输入信号IN，第一PMOS的漏极与第一NMOS的漏极连接后作为延时单元的输出端，第一PMOS的源极与体端短接后与第二PMOS的漏极连接后为第一中间节点、并与下拉器件第三NMOS的漏极连接，第二PMOS的源极与体端短接后接电源电压Vdd，第三...

【技术特征摘要】

1.一种延时单元，其特征在于，包括：

2.根据权利要求1所述的延时单元，其特征在于：所述第一反相器利用下拉第一中间节点接地、上拉第二中间节点接电源电压的方法，以抑制漏电流。

3.根据权利要求2所述的延时单元，其特征在于：所述第一反相器包括：第一至三pmos和第一至三nmos，第一至三pmos和第一至三nmos的栅极均接延时单元的输入信号in，第一pmos的漏极与第一nmos的漏极连接后作为延时单元的输出端，第一pmos的源极与体端短接后与第二pmos的漏极连接后为第一中间节点、并与下拉器件第三nmos的漏极连接，第二pmos的源极与体端短接后接电源电压vdd，第三nmos的体端与源极短接后下拉接地，第一nmos的源极与体端短接后与第二nmos的漏极连接后为第二中间节点、并与上拉器件第三pmos的漏极连接，第二nmos的源极与体端短接后作为接地端，第三pmos的源极与体端短接后上拉接电源电压。

4.根据权利要求1所述的延时单元，其特征在于：所述第一反相器的第一中间节点及第二中间节点利用增加漏电流反馈抑制路径长度的方法，以抑制漏电流。

5.根据权利要求4所述的延时单元，其特征在于：所述第一反相器包括：第一至四pmos和第一至四nmos，第一、二、四pmos和第一、二、四三nmos的栅极均接延时单元的输入信...

【专利技术属性】
技术研发人员：戴若凡，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：