本发明专利技术揭示一种无电容器浮体存储器单元、存储器装置、系统和形成所述无电容器存储器单元的工艺，所述工艺包含在体半导体衬底（１０）的大致物理隔离部分的有源区域中形成存储器单元（８２）。在所述有源区域上形成传送晶体管（７０）以用于与字线（８８）耦合。所述无电容器存储器单元进一步包含读取／写入启用晶体管（７６），其沿所述有源区域的至少一个垂直侧垂直配置，与所述传送晶体管共享浮动源极／漏极区（８０）且可在读取逻辑状态期间操作，其中所述逻辑状态存储为所述有源区域的浮体区域中的电荷，从而产生用于所述传送晶体管的不同的可确定阈值电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的各种实施例通常涉及易失性存储器装置的领域，且更明确地说涉及无电 容器存储器单元。
技术介绍
广泛利用的DRAM (动态随机存取存储器)制造工艺利用CMOS (互补金属氧化 物半导体)技术来生产DRAM电路，所述DRAM电路包括卓位存储器单元(unit memory cell)阵列，每一单位存储器单元包含一个电容器和一个晶体管(例如，场效 应晶体管)。在大多数共用电路设计中，晶体管的一个侧连接到电容器的一个侧，晶 体管的另一侧及晶体管栅极连接到称作数字线和字线的外部电路线，且电容器的另一 侧连接到参考电压。在此类存储器单元中，电信号电荷存储于连接到晶体管的电容器 的存储节点中，所述晶体管使所述电容器的电路线充电及放电。组件的较高性能、较低成本、增加的小型化及集成电路的较大封装密度正成为计 算机行业的目标。在追求增加的小型化的过程中，已不断重新设计DRAM芯片来实现 更高程度的集成。然而，随着DRAM芯片的尺寸减小，DRAM芯片的每一单位存储 器单元的占用面积必须减小。占用面积的此减小必然导致电容器尺寸的减小，而电容器尺寸的减小又使得难以确保用于无故障地发射所要信号的所需存储电容。然而，致 密地填装单位存储器单元同时维持所需电容电平的能力导致必须建造较高或较深的电容器以维持用于充足数据保留的充足电荷存储。因此，较高或较深的电容器导致需要 昂贵工艺且导致增加的缺陷机会的纵横比。只有形成大纵横比装置(例如电容器)才有的专门制作工艺自身并不适合于与逻 辑装置(例如，控制器或处理器)集成。因此，幵发能够高密度制作同时不过度利用 与逻辑装置制作技术不兼容的特殊处理步骤的数据存储单元将是有利的。
技术实现思路
附图说明图1是根据本专利技术实施例的结构的形成的横截面图。 图2是根据本专利技术实施例的图1的结构的进一步形成的横截面图。 图3是根据本专利技术实施例的图2的结构的进一步形成的横截面图。 图4是根据本专利技术实施例的图3的结构的进一步形成的横截面图。 图5是根据本专利技术实施例的图4的结构的进一步形成的横截面图。 图6是根据本专利技术实施例的图5的结构的进一步形成的横截面图。 图7是根据本专利技术实施例的图6的结构的进一步形成的横截面图。 图8是根据本专利技术实施例的图7的结构的进一步形成的横截面图。 图9是根据本专利技术实施例的图8的结构的进一步形成的横截面图。 图10是根据本专利技术实施例的图9的结构的进一步形成的横截面图。 图11是根据本专利技术实施例的图10的结构的进一步形成的横截面图。 图12是根据本专利技术实施例的无电容器存储器单元的电路图。 图13是根据本专利技术实施例的存储器装置的框图。 图14是根据本专利技术实施例的电子系统的框图。 图15是根据本专利技术另一实施例的电子系统的框图。图16是根据本专利技术又一实施例的包含并入有先前实施例中的一者或一者以上的 存储器单元的集成电路裸片的半导体晶片的图示。具体实施例方式在以下详细说明中，将参考形成本文一部分的附图，且附图中以图解说明方式显 示其中可实施本专利技术的特定实施例。充分详细描述这些实施例以使所属领域的技术人 员能够实践本专利技术，且应理解可实施其它实施例，且可在不背离本专利技术的精神和范围 的情况下作出结构、逻辑和电改变。本专利技术揭示无电容器存储器单元、存储器装置、系统和形成所述无电容器存储器 单元的工艺的实施例。所述无电容器存储器单元根据局部绝缘体上硅(SOI)技术形 成，其中有源区域由体半导体衬底的大致物理隔离部分形成。传送晶体管形成于所述 有源区域上且包含包含源极区和用于与数字线耦合的漏极区的传送晶体管。所述传送 晶体管的栅极经配置用于与字线耦合。无电容器存储器单元进一步包含读取/写入启用 晶体管，其包含栅极、源极区和与传送晶体管的源极区共同共享的漏极区。所述读取/ 写入启用晶体管沿有源区域的至少一个垂直侧垂直配置且在读取逻辑状态期间被激活6或可操作，其中所述逻辑状态存储为有源区域的浮体区域中的电荷，从而产生用于传 送晶体管的不同的可确定阈值电压。本专利技术还揭示用于形成无电容器存储器单元的工艺的实施例。所述工艺包含从体 半导体衬底蚀刻有源区域，其中在局部SOI工艺中使所述有源区域与体半导体衬底大 致物理隔离。形成读取/写入启用晶体管且其包含栅极、源极区和与传送晶体管的源极 区共同共享的漏极区。沿有源区域的至少一个垂直侧垂直配置所述读取/写入启用晶体管且将其配置为在读取逻辑状态期间被激活或可操作。所述工艺进一步包含在有源区域中形成传送晶体管，其中所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极。将逻辑状态存储为有源区域的浮体区域中的电荷，从而产生用于传送晶体管的不同的可确定阈值电压。本专利技术还揭示存储器装置的实施例，所述实施例包含包含多个无电容器存储器单元的存储器阵列。所述多个无电容器存储器单元中的每一者包含由体半导体衬底的大致物理隔离部分形成的有源区域，其中传送晶体管形成于所述有源区域上。传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极。所述多个无电容器存储器单元中的每一者进一步包含读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的源极区共同共享的漏极区。所述读取/写入启用晶体管沿有源区域的至少一个垂直侧垂直配置且在读取逻辑状态期间被激活或可操作，其中所述逻辑状态存储为所述有源区域的浮体区域中的电荷，从而产生用于传送晶体管的不同的可确定阈值电压。存储器装置还包含寻址及感测电路，其耦合到存储器阵列且经配置以选择所述多个无电容器存储器单元中的若干无电容器存储器单元并对选定的若干无电容 器存储器单元读取及写入。本专利技术还揭示包含其上包含多个无电容器存储器单元的至少一个存储器装置的 半导体晶片的实施例。本专利技术还揭示包含输入、输出、处理器及存储器装置的电子系统的实施例。在本 专利技术的一个实施例中，所述电子系统包含可操作地耦合在一起的输入、输出、处理器 及存储器装置。在本专利技术的另一实施例中，所述输入、输出及处理器装置可操作地耦 合在一起且所述存储器装置集成到处理器装置中。如本文中所述进一步形成且配置无 电容器存储器单元。在如图1中所描绘的一个实施例中，提供包含半导电材料的衬底10。以下说明中所用的术语"晶片"及"衬底"包含具有经暴露表面的任何结构，在所述结构上或其中可形成与本专利技术实施例有关的集成电路(ic)结构。术语衬底包含但并不限于半导体晶片。术语衬底还用以指代处理期间的半导体结构，且可包含已制作于其上的其它 层。晶片及衬底两者包含掺杂及未掺杂的半导体、由基底半导体或绝缘体支撑的磊晶 半导体层、以及所属领域的技术人员已知的其它半导体结构。术语"导体"包含半导 体，且术语"绝缘体"或"电介质"包含导电性低于称作导体的材料的任何材料。衬底10的所图解说明部分还可是经不同掺杂的较大衬底中(例如)p型掺杂区的经植入"盆状"区的一部分。衬底IO具有根据包含掩蔽的常规植入技术通过离子植入形成到衬底10中的植入区12，以形成沿所图解说明的一个方向偏移的植入区，且在 一个实施例中，植入区12经形成以产生n型区。衬底IO还包含沉积于其上的垫氧化 物层14。如本文中所用，术语经沉积广泛用来意指不仅在传统意义上沉积的层，而且 意指生长的或以任何其它方式导致形成的材料层。在随后本文档来自技高网...
【技术保护点】
一种无电容器存储器单元，其包括： 有源区域，其由体半导体衬底的大致物理隔离部分形成； 传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及 读取／写入启用晶体管， 其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区，所述读取／写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：费尔南多冈萨雷斯，钱德拉V穆利，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]
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