微电子工件及用于使用所述工件制造微电子装置的方法制造方法及图纸

本发明专利技术揭示微电子工件及用于使用所述工件制造微电子装置的方法。在一个实施例中，微电子组合件包括具有第一侧及延伸远离所述第一侧的凸出部的支撑构件。所述组合件还包含位于所述支撑构件的所述第一侧处的多个导电迹线。所述导电迹线中的一些导线迹线包含接合位点，所述接合位点由所述凸出部携载且在距所述支撑构件的所述第一侧的第一距离处具有外表面。所述组合件进一步包含沉积在所述支撑构件的所述第一侧及所述导电迹线的至少一部分上方的保护涂层。所述保护涂层在距所述支撑构件的所述第一侧的第二距离处具有主要外表面。所述第二距离与所述第一距离大约相同，使得所述保护涂层的所述外表面与由所述凸出部携载的所述接合位点的所述外表面大体共面。在数个实施例中，可以倒装芯片配置将微电子裸片耦合到由所述凸出部携载的对应接合位点。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
半导体装置及其它类型的微电子装置可包含附接到陶瓷芯片载体、有机印刷电路 板、引线框架或其它类型的插入结构的微电子裸片。可使用直接芯片附接(DCA)、 倒装芯片接合或线接合将裸片附接到插入结构，以将所述裸片中的集成电路电连接到 插入结构的接线。举例来说，典型的DCA或倒装芯片方法包含将非常小的导电材料 (例如，焊料)凸块或球沉积到裸片的触点上。接着，将所述凸块连接到插入结构上 的对应触点或垫。举例来说，图1是包含经定位以附接到衬底30的微电子裸片20的常规倒装芯片 组合件10的一部分的部分示意性等角图解。裸片20包含沿裸片20的有源侧布置成阵 列的多个导电凸块22。衬底30包含前表面31及由前表面31携载的介电掩模或层32。 介电掩模32包含在长度方向上沿掩模32的中间部分延伸的孔口或开口 34。衬底30 还包含多个触点或迹线36，其位于前表面31处且布置成至少部分地对应于裸片20上 的导电凸块22的所述布置的图案。将焊料球38或其它导电耦合器安置在每一触点36 上。可穿过孔口 34接近触点36或焊料球38以耦合到对应的导电凸块22。更具体地 说，在附接期间，将裸片20反转或"倒装"以使承载导电凸块22的有源侧与衬底30 上的对应焊料球38及/或触点36叠加，且使用适合的回流工艺以电方式及机械方式将 裸片20连接到衬底30。接着可将底填充材料(未显示)安置在裸片20与衬底30之 间的间隙以保护组件免受环境因素(例如，湿气、微粒、静电及物理碰撞)的影响并 增强裸片20到衬底30的机械附接。通常，通过沿倒装芯片装置的一个或两个侧注射底填充材料，并通过毛细管效应 将底填充材料抽吸到间隙中而使底填充材料分散到间隙中。然而，上述方法的一个潜 在缺陷是其可导致裸片20与衬底30之间的脆弱机械连接。举例来说，当底填充材料 流到所述组件之间的间隙中时，气泡、气穴及/或空隙可在底填充材料内形成。围绕孔 口 34的沟槽区特别容易受此类空隙的影B向，因为需要大体积的底填充材料来填充此区域。在后续高温工艺期间，被捕集于这些区中的空气可膨胀且迫使裸片20远离衬底 30，从而损坏这些组件之间的机械连接及/或电连接。此方法的另一缺陷是底填充方法 可能非常地耗费时间，因为裸片20与衬底30之间的相当大的间隙要花费时间填充，且间隙中的所述体积的填充材料要花费时间固化。这会显著增加制造所述组合件所需 的总时间。上述方法的另一缺陷是并不是所有的焊料球38均可与裸片20的对应导电凸块 22接触。举例来说，焊料球38通常必须是相当大(例如，约80um)以延伸于凸块 22与对应触点36之间。然而，在一些情形中，焊料球38中的一些焊料球可能是畸形 或小于正常形状，且因此这些焊料球38与对应导电凸块22之间可存在间隙。在回流 工艺期间，此间隙可不密封且结果可以是裸片的导电凸块22与对应的焊料球38及触 点36之间的开路。鉴于上述潜在缺陷，现有工艺耗费时间且可形成至少一些有故障的经封装装置。 为增加此类装置的制造工艺的效率及总产量，可需要增加所述微电子裸片与其所附接 到的结构之间的机械连接及电连接两者的稳健性。
技术实现思路
附图说明图1是根据现有技术的一个方面配置的常规倒装芯片组合件的部分示意性等角图解。图2A是根据本专利技术实施例配置的微电子工件的一部分的部分示意性等角图解。 图2B是在微电子裸片附接到工件的情形下大致沿图2A的线2B到2B截取的侧 横截面图。图3A到3C图解说明用于形成根据本专利技术实施例配置的微电子工件的方法中的 各阶段。图4A到4C图解说明用于根据本专利技术另一实施例配置的微电子工件的方法中的 各阶段。图5是根据本专利技术又一实施例配置的微电子工件的部分示意性侧横截面图。 图6是其中可合并有微电子工件的系统的示意性图解。具体实施例方式下文参照描述本专利技术的 数个实施例的特定细节。下文所描述的微电子装置包含附接到支撑构件的单个微电子 裸片，但在其它实施例中，所述微电子装置可具有电耦合到支撑构件的两个或两个以 上的经堆叠微电子裸片。所述微电子装置可包含(例如)微机械组件、数据存储元件、 光学器件、读取/写入组件或其它特征。所述微电子裸片可以是SRAM、 DRAM(例如，DDR-SDRAM)、快闪存储器(例如，NAND快闪存储器)、处理器、成像器及其它 类型的装置。衬底可以是半导电件(例如，经掺杂硅晶片、砷化镓晶片或其它半导体 晶片)、不导电件(例如，各种陶瓷衬底)或导电件。此外，本专利技术的数个其它实施 例可具有与本章节中所描述的配置、组件或程序不同的配置、组件或程序。因此，所 属领域的技术人员将相应地理解，本专利技术可具有带有额外元件的其它实施例，或本发 明可具有不带有下文参照图2A到图6显示并描述的元件中的数个元件的其它实施例。图2A是根据本专利技术实施例配置的微电子工件100的一部分的部分示意性等角图 解。更具体地说，图2A图解说明处于半导体组件已附接到工件100之前的中间处理 阶段的工件100。在先前的处理步骤中，已在工件100上及/或工件100中形成了若干 结构。举例来说，工件100可包含衬底110，其具有第一侧112、延伸远离第一侧 112的凸出部或脊116;及多个导电迹线120，其安置在衬底110上及/或衬底110中。 一个或一个以上导电迹线120在凸出部116上方延伸或否则由凸出部116携载。导电 迹线120是在衬底110上布置成所需图案且经配置以向及/或从附接到工件100的一个 或一个以上外部装置传输信号的导电线。工件IOO进一步包含安置在衬底110上及导 电迹线120的至少一部分上方的保护涂层或层130 (例如，焊料掩模)。保护涂层130 在距衬底110的第一侧112的所需距离处具有外表面132 (例如，上部表面)。更具 体地说，如下文更详细地论述，外表面132可至少部分地对应于凸出部116的高度形 成于距第一侧112的一距离处，以使外表面132与由凸出部116携载的导电迹线120 的一个或一个以上部分(在图2A中显示为经暴露导电接合位点或迹线部分120a)的 外表面121大约共面或齐平。图2B是在其中己以倒装芯片配置将微电子裸片140以物理方式及电方式耦合到 工件100的对应导电迹线120以形成经封装微电子装置190的后续处理阶段时大致沿 图2A的线2B到2B截取的工件100的侧横截面图。裸片140可以是处理器、存储器 装置(例如，DRAM或快闪存储器装置)、成像器、传感器、滤波器或其它类型的微 电子装置。裸片140可包含集成电路142 (示意性地显示)、电耦合到集成电路142 的多个端子144 (仅以虚线显示一个端子)及从对应端子144凸出的多个导电凸块或 螺柱凸块146。导电凸块146经配置以啮合保护涂层130的外表面132处的经暴露接 合位点120a，从而以电方式及物理方式将裸片140耦合到工件100。在数个实施例中， 装置l卯可进一步包含安置在裸片140与工件100之间的底填充材料160以帮助将裸 片140附接到工件100并保护导电凸块146及对应接合位点120a免受污染(例如，湿 气、微粒等等)。如先前所论述(且如图2A及2B两者中所示)，保护涂层130的外表面132与 凸出部116上的接合本文档来自技高网...

【技术保护点】
一种微电子组合件，其包括：　支撑构件，其具有第一侧及延伸远离所述第一侧的凸出部；　多个导电迹线，其位于所述支撑构件的所述第一侧处，其中所述导电迹线中的至少一些导电迹线包含由所述凸出部携载的导电接合位点，所述接合位点在距所述支撑构 件的所述第一侧的第一距离处具有外表面；及　保护涂层，其沉积在所述支撑构件的所述第一侧及所述导电迹线的至少一部分的上方，所述保护涂层在距所述支撑构件的所述第一侧的第二距离处具有主要外表面，其中所述第二距离与所述第一距离大约相同，且其中所 述保护涂层的所述外表面与由所述凸出部携载的所述接合位点的所述外表面大体共面。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：凯文W赫托，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]