一种提高芯片IO接口的闩锁效应防护能力的结构制造技术

本发明专利技术涉及芯片可靠性防护技术领域，提出一种提高芯片IO接口的闩锁效应防护能力的结构。该结构包括PMOS管，其包括多个PMOS模块，其中在所述多个PMOS模块之间设有第一N型环；以及NMOS管，其包括多个NMOS模块，其中在所述多个NMOS模块之间设有第一P型环。本发明专利技术能够有效加强芯片IO接口抑制Latch‑up和EOS的能力，提升芯片的Latch‑up和EOS防护水平，从而使量产芯片的良率提升，提升芯片的整体可靠性。

【技术实现步骤摘要】

本专利技术总的来说涉及芯片可靠性防护。具体而言，本专利技术涉及一种提高芯片io接口的闩锁效应防护能力的结构。

技术介绍

1、闩锁(latch-up)是指在互补金属氧化物半导体(cmos)芯片中，在电源(vdd)和地线(gnd(vss))之间由于寄生的pnp和npn双极型晶体管(bjt)相互影响而产生的低阻抗通路，它的存在会使vdd和gnd之间产生大电流，因此需要在芯片设计时设置latch-up防护结构。

2、图1a示出了现有技术中一个cmos芯片的io接口的横截面示意图。如图1a所示，芯片的输入/输出接口(io接口)的静电放电(esd)n型金属氧化物半导体管(nmos管)或者p型金属氧化物半导体管(pmos管)的版图布局在进行latch-up防护设计时，通常是根据工艺规则和设计裕量。这种方法在大多数情况下是有效的，但当遇到衬底(wafer)电阻较大等特殊情况时，就可能失效。图1b示出了现有技术中一个cmos芯片的io接口内部形成的latch-up寄生等价可控硅电路(scr)的电路示意图。如图1b所示，由于wafer本身的衬底方块电阻较大，io焊本文档来自技高网...

【技术保护点】

1.一种提高芯片IO接口的闩锁效应防护能力的结构，其特征在于，包括：

2.根据权利要求1所述的提高芯片IO接口的闩锁效应防护能力的结构，其特征在于，还包括：

3.根据权利要求2所述的提高芯片IO接口的闩锁效应防护能力的结构，其特征在于，在所述N形阱与所述P形阱之间依次设有第二P型环以及第二N型环。

4.根据权利要求1所述的提高芯片IO接口的闩锁效应防护能力的结构，其特征在于，所述多个PMOS模块的共接点为电源端。

5.根据权利要求1所述的提高芯片IO接口的闩锁效应防护能力的结构，其特征在于，所述多个NMOS模块的共接点为地端。

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【技术特征摘要】

1.一种提高芯片io接口的闩锁效应防护能力的结构，其特征在于，包括：

2.根据权利要求1所述的提高芯片io接口的闩锁效应防护能力的结构，其特征在于，还包括：

3.根据权利要求2所述的提高芯片io接口的闩锁效应防护能力的结构，其特征在于，在所述n形阱与所述p形阱之间依次设有第二p型环以及第二n型环。

4.根据权利要求1所述的提高芯片io接口的闩锁效应防护能力的结构，其特征在于，所述多个pmos模块的共接点为电源端。

5.根据权利要求1所述的提高芯片io接口的闩锁效应防护能力的结构，其特征在于，所述多个nm...

【专利技术属性】
技术研发人员：张宝金，刘惠杨，毕早晨，
申请(专利权)人：小华半导体有限公司，
类型：发明
国别省市：