具有互补差分输入级的比较器制造技术

一种比较器包括具有重叠的共模输入电压范围的互补（例如ＮＭＯＳ和ＰＭＯＳ）比较器单元（４０，４１），该重叠的共模输入电压范围一起大致从轨到轨延伸。一种包括边沿检测器（４２，４３）、门（４４，４５）和锁存器（４８）的数字逻辑布置响应于比较器单元的输出处的转变，以响应于最早的上升沿而使锁存器置位，并且响应于最早的下降沿而使锁存器复位。锁存器的输出构成比较器的输出。因此，比较器是边沿敏感的，并且具有针对较宽的共模输入电压范围而优化的速度。额外的逻辑门（４６，４７）可提供对锁存器的电平敏感控制。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及比较器，具体而言涉及具有互补差分输入级的比较器，该互补差分输入级例如是NMOS差分输入级和PMOS差分输入级，在下文 中称之为双输入级。
技术介绍
已经知道，在CMOS比较器的情况下提供一种具有例如NMOS和 PMOS输入级这样的双输入级的比较器，以便向比较器提供较宽的共模输 入电压范围。例如，在具有0和Vdd的电源电压的这样一种比较器中， NMOS输入级可具有从约IV到接近Vdd的共模输入电压范围，并且 PMOS输入级可具有从接近0到约Vdd-lV的共模输入电压范围，从而 (对于至少约为2V的电压Vdd)，双输入级一起可具有从接近0到接近 Vdd的共模输入电压范围，即轨到轨(rail to rail)电压范围。在这种已知的比较器中，双输入级的输出被例如利用电流求和来以模 拟形式求和并放大，以构成整体上的模拟比较器。这种比较器可具有相对 复杂的电路并且可以构成专用于比较器功能的IC (集成电路)的全部。在特定应用(例如功率控制)可能需要的混合信号和其他IC中，可 能希望提供具有例如接近轨到轨的较宽共模输入电压范围的一个或多个比 较器，而不涉及专用比较器电路的复杂性和管芯面积。需要提供这样的比较器。
技术实现思路
根据本专利技术，提供了一种比较器，包括第一比较器单元，响应于第 一范围的输入电压，用于提供第一比较信号；以及第二比较器单元，响应 于第二范围的输入电压，用于提供第二比较信号，该第二范围与第一范围重叠；该比较器的特征在于一逻辑布置，其响应于第一比较信号和第二比较信号来提供比较器输出信号，该逻辑布置响应于表示比较结果的第一变 化的第一比较信号的转变或第二比较信号的转变中首先发生的那个来提供 第一状态的比较器输出信号，并且响应于表示比较结果的第二变化的第一 比较信号的转变或第二比较信号的转变中首先发生的那个来提供第二状态 的比较器输出信号，该第二变化与该第一变化相反，该第二状态与该第一 状态相反。例如，第一比较器单元和第二比较器单元可包括具有相反的半导体类型的差分输入级。具体而言，在CMOS实现中，第一比较器单元可包括 NMOS晶体管差分输入级，并且第二比较器单元可包括PMOS晶体管差分 输入级。在此情况下，例如，在正电压Vdd和0V的电源电压的情况下， NMOS晶体管差分输入级所响应的输入电压的第一范围可以是从高于0V 的电压Vn到约Vdd的范围，并且PMOS晶体管差分输入级所响应的输入 电压的第二范围可以是从约OV到低于Vdd的电压Vp， Vp大于Vn，从而 第一范围和第二范围重叠。在比较器的一种形式中，逻辑布置可包括提供比较器的输出的锁存 器；至少一个上升沿检测器，其响应于表示所述比较结果的第一变化的第一比较信号和第二比较信号中至少一个的转变而设置锁存器的第一状态； 以及至少一个下降沿检测器，其响应于表示所述比较结果的第二变化的第 一比较信号和第二比较信号中至少一个的转变而产生锁存器的第二状态。在比较器的一种特定形式中，逻辑布置可包括提供比较器的输出的锁存器；第一上升沿检测器和第二上升沿检测器，其分别响应于第一比较 信号和第二比较信号的上升沿而产生相应的输出脉冲；逻辑功能，用于响 应于来自上升沿检测器中任何一个的输出脉冲而设置锁存器的第一状态； 第一下降沿检测器和第二下降沿检测器，其分别响应于第一比较信号和第二比较信号的下降沿而产生相应的输出脉冲；以及逻辑功能，用于响应于 来自下降沿检测器中任何一个的输出脉冲而设置锁存器的第二状态。逻辑布置还可包括逻辑功能，用于响应于第一比较信号和第二比较5信号两者的高电平而设置锁存器的第一状态；以及逻辑功能，用于响应于第一 比较信号和第二比较信号两者的低电平而设置锁存器的第二状态。 附图说明从以下参考附图以示例方式给出的描述中将进一步理解本专利技术，在附图中图1示意性地示出已知的NMOS比较器单元的输入级； 图2示意性地示出已知的PMOS比较器单元的输入级； 图3是示出图1和2的比较器单元输入级的共模输入电压范围的示图4示意性地示出根据本专利技术一个实施例的比较器；图5示意性地示出图4的比较器的下降沿检测器的一种形式；并且图6示意性地示出图1的比较器的上升沿检测器的一种形式。具体实施例方式参考附图，图1示出了已知的NMOS比较器单元的输入级，其包括 NMOS晶体管10至13以及PMOS晶体管14和15。晶体管10和11的源 极连接到0V电源电压轨，并且其栅极连接在一起并连接到晶体管10的漏 极，该晶体管10的漏极被提供以偏置电流Ibn，该偏置电流Ibn被晶体管 11相应地镜像。晶体管12和13的栅极分别连接到同相和反相输入INP和 INN，源极连接到晶体管11的漏极，并且漏极分别连接到晶体管14和15 的漏极。分别形成差分连接的晶体管12和13的负载的晶体管14和15的 栅极连接在一起并连接到晶体管14的漏极，源极连接到具有正电源电压 Vdd的电源电压轨。从晶体管13的漏极取得该比较器单元的输入级的输 出。相反，图2示出了已知的PMOS比较器单元的输入级，其包括PMOS 晶体管20至23以及NMOS晶体管24和25。晶体管20和21的源极连接 到Vdd电源电压轨，并且栅极连接在一起并连接到晶体管20的漏极，从 该晶体管20的漏极中流出一偏置电流Ibp，该偏置电流Ibp被晶体管21相应地镜像。晶体管22和23的栅极分别连接到同相和反相输入INP和 INN，源极连接到晶体管21的漏极，并且漏极分别连接到晶体管24和25 的漏极。分别形成差分连接的晶体管22和23的负载的晶体管24和25的 栅极连接在一起并连接到晶体管24的漏极，源极连接到处于电压0V的零 电压轨。从晶体管23的漏极取得该比较器单元的输入级的输出。图3示出了具有图1和2的输入级的比较器单元的重叠的共模输入电 压范围30和31。如图3所示，用于NMOS比较器单元的图1的输入级的 共模输入电压范围30是从高于0V的正电压Vn到约正电源电压Vdd，并 且用于PMOS比较器单元的图2的输入级的共模输入电压范围31是从约 OV到低于电源电压Vdd的正电压Vp。例如，在Vdd为3.0或3.3V量级的 情况下，Vn可以约为l.OV，并且Vp可以约为Vdd-l.OV。Vn和Vp的值可以随着制造工艺、电源电压和温度变化并且随着比较 器单元的任何具体需要的响应速度而变化。例如，图1的输入级可对于低 于Vn的某个共模输入电压可产生一输出信号，但在此情况下可能提供不 合需要的缓慢响应。图4示意性地示出根据本专利技术一个实施例的CMOS比较器，其包括 NMOS比较器单元40、 PMOS比较器单元41以及一逻辑布置，该逻辑布 置耦合到比较器单元40和41的输出，并且在输出线OUT上提供一比较 器输出信号。本专利技术的此实施例中的逻辑布置包括两个上升沿检测器42、 两个下降沿检测器43、两个NOR门44和45、以及在其Q输出处产生该 较器输出信号的置位-复位锁存器或触发器(FF) 48。图4的比较器还包括 两输入AND门46和两输入NOR门47;如下所述，这些并不是一定要提 供的，而是可被省略。门46和47及其连接在图4中用虚线示出以表明它 们是可选的。NMOS比较器单元40具有连接到图4的比较器的同相输入IN+的同相 (+本文档来自技高网...

【技术保护点】
一种比较器，包括：　第一比较器单元（４０），其响应于第一范围的输入电压，用于提供第一比较信号；以及　第二比较器单元（４１），其响应于第二范围的输入电压，用于提供第二比较信号，该第二范围与第一范围重叠；该比较器的特征在于　逻 辑布置（４２－４８），其响应于所述第一比较信号和第二比较信号来提供比较器输出信号，该逻辑布置响应于表示比较结果的第一变化的所述第一比较信号的转变或所述第二比较信号的转变中首先发生的那个来提供第一状态的所述比较器输出信号，并且响应于表示比较结果的第二变化的所述第一比较信号的转变或所述第二比较信号的转变中首先发生的那个来提供第二状态的所述比较器输出信号，该第二变化与该第一变化相反，该第二状态与该第一状态相反。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：罗杰寇贝克，
申请(专利权)人：电力集成公司，
类型：发明
国别省市：US[美国]