一种FPGA BRAM时序脉宽控制方法及电路技术

本发明专利技术提供了一种FPGA BRAM时序脉宽控制方法及电路，通过使用跟踪电路对SRAM的存储阵列读写工作过程进行跟踪，得到全局工作时钟信号在SRAM存储阵列的工作时长，通过使用脉宽控制电路模块来控制全局工作时钟信号在上升沿后高电平的脉冲长度，当跟踪电路完成对SRAM存储阵列的工作时长跟踪后，给出下拉高电平的触发信号通过脉宽控制电路模块将全局时钟工作信号下拉为低电平，达到对FPGA BRAM时序脉宽自动控制的目的。

【技术实现步骤摘要】

本专利技术属于数字集成电路领域，尤其是涉及一种fpga bram时序脉宽控制方法及电路。

技术介绍

1、现场可编程门阵列（field-programmable gate array，fpga）是一种通用的可编程逻辑器件，具有灵活性高、并行度高的特点，通常包括可编程逻辑模块（configurablelogic block，clb）、可编程互联资源（configurable routing，cr）、输入输出模块（inputoutput block，iob）以及其它ip资源，如：块存储器（block ram，bram）、数字信号处理器（digital signal processing，dsp）等，它为用户提供了系统可编程或可重配置能力。

2、bram作为fpga中主要的块存储资源，其内部主要由静态随机存储器（staticrandom access memory，sram）构成，不仅为fpga提供了大量的存储空间，也同时具备存储模式灵活、兼容性高、不需要周期性刷新等优点，为fpga的高灵活性功能提供内在助力。

3、fpga bram时序脉本文档来自技高网...

【技术保护点】

1.一种FPGA BRAM时序脉宽控制方法，其特征在于，包括以下步骤：

2.根据权利要求1的一种FPGA BRAM时序脉宽控制方法，其特征在于，带有低电平保持器的第一反相器（1）包括由第一NMOS管（11）和第一PMOS管（12）组成的第四反相器（10）、第二NMOS管（13）和第五反相器（14），在所述第一NMOS管（11）的源极端接第二NMOS管（13）的漏极，第二NMOS管（13）的源极接地，且第四反相器（10）的输出端接第五反相器（14）后输入第二NMOS管（13）的栅极，第四反相器（10）的输出端接第二反相器（2）的输出端后输入第三反相器（3）形成全局工作时钟信号c...

【技术特征摘要】

1.一种fpga bram时序脉宽控制方法，其特征在于，包括以下步骤：

2.根据权利要求1的一种fpga bram时序脉宽控制方法，其特征在于，带有低电平保持器的第一反相器（1）包括由第一nmos管（11）和第一pmos管（12）组成的第四反相器（10）、第二nmos管（13）和第五反相器（14），在所述第一nmos管（11）的源极端接第二nmos管（13）的漏极，第二nmos管（13）的源极接地，且第四反相器（10）的输出端接第五反相器（14）后输入第二nmos管（13）的栅极，第四反相器（10）的输出端接第二反相器（2）的输出端后输入第三反相器（3）形成全局工作时钟信号clkint1。

3.根据权利要求2的一种fpga bram时序脉宽控制方法，其特征在于，带有高电平保持器的第二反相器（2）包括由第三nmos管（21）和第三pmos管（22）组成的第六反相器（20...

【专利技术属性】
技术研发人员：周冬冬，韦援丰，蔡刚，魏育成，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：