【技术实现步骤摘要】
本专利技术属于数字集成电路领域，尤其是涉及一种fpga bram时序脉宽控制方法及电路。
技术介绍
1、现场可编程门阵列（field-programmable gate array，fpga）是一种通用的可编程逻辑器件，具有灵活性高、并行度高的特点，通常包括可编程逻辑模块（configurablelogic block，clb）、可编程互联资源（configurable routing，cr）、输入输出模块（inputoutput block，iob）以及其它ip资源，如：块存储器（block ram，bram）、数字信号处理器（digital signal processing，dsp）等，它为用户提供了系统可编程或可重配置能力。
2、bram作为fpga中主要的块存储资源，其内部主要由静态随机存储器（staticrandom access memory，sram）构成，不仅为fpga提供了大量的存储空间，也同时具备存储模式灵活、兼容性高、不需要周期性刷新等优点，为fpga的高灵活性功能提供内在助力。
3、fpga bram时序脉宽控制常规设计是在bram时钟控制电路设计完成后开始进行的，其过程包括：步骤一、确定bram的端口工作模式；步骤二：确定该工程的读写模式以及具体存储位置范围；步骤三、确定存储数据的采用位宽模式等；步骤四、根据读写动作的建立、保持时间要求配置bram工作时序脉宽。其中步骤四的时序脉宽配置是根据将数据写入sram和将数据从sram读出所需要的时间不同，在保证数据读写能够完成的情况下
技术实现思路
1、本专利技术要解决的技术问题是怎样自动生能够满足bram读写工作建立、保持时间要求的脉冲宽度、提高开发效率，提出了一种fpga bram时序脉宽控制方法及电路。
2、为解决上述技术问题，本专利技术所采用的技术方案是：
3、一种fpga bram时序脉宽控制方法，包括以下步骤：
4、步骤1：fpga 原始时钟信号clk在上升沿时经过用于对时钟脉冲长度进行控制的脉宽控制电路模块，产生处于高电平的全局工作时钟clkint1信号；所述原始时钟信号clk需要在其上升沿与bram工作使能信号、上电清零信号por_reset信号在组合逻辑开关的组合下形成使bram开始工作的工作时钟信号clk1，步骤1中，是在工作时钟信号clk1的上升沿时经过用于对工作时钟信号脉冲长度进行控制的脉宽控制电路模块后，产生处于高电平的全局工作时钟clkint1信号；
5、步骤2：使用一跟踪电路分别对bram存储阵列的行和列单元工作时间进行模拟跟踪，且该跟踪电路是在全局工作时钟clkint1信号上升沿时开始跟踪；
6、步骤3：在对bram存储阵列的行和列单元工作时间模拟跟踪完成后，给出使处于高电平的全局工作时钟clkint1信号下降沿的触发信号；
7、步骤4：下降沿的触发信号在脉宽控制电路模块的作用下下拉全局工作时钟clkint1信号的下降沿，形成全局工作时钟的脉冲宽度。
8、进一步地，所述脉宽控制电路模块结构包括第三反相器3和带有低电平保持器的第一反相器1、带有高电平保持器的第二反相器2，所述第一反相器1和第二反相器2的输出端与第三反相器3连接，第三反相器3的输出端为全局工作时钟信号clkint1，所述工作时钟信号clk1输入第二反相器2，下降沿的触发信号输入第一反相器1。
9、进一步地，带有低电平保持器的第一反相器1包括由第一nmos管11和第一pmos管12组成的第四反相器10、第二nmos管13和第五反相器14，在所述第一nmos管11的源极端接第二nmos管13的漏极，第二nmos管13的源极接地，且第四反相器10的输出端接第五反相器14后输入第二nmos管13的栅极，第四反相器10的输出端接第二反相器2的输出端后输入第三反相器3形成全局工作时钟信号clkint1。
10、进一步地，带有高电平保持器的第二反相器2包括由第三nmos管21和第三pmos管22组成的第六反相器20、第二pmos管23和第七反相器24，在所述第三pmos管22的源极端接第二pmos管23的漏极，第二pmos管23的源极连接电源，且第六反相器20的输出端接第七反相器24后输入第二pmos管23的栅极，第六反相器20的输出端与第四反相器10的输出端连接后输入第三反相器3形成全局工作时钟信号clkint1。
11、进一步地，所述跟踪电路的电路结构包括行译码电路、行跟踪模拟电路、和列跟踪模拟电路；
12、所述行译码电路用于确定是选择静态随机存储器sram存储阵列中哪一行的单元cell在工作的字线信号wl，同时给出对这一行的单元cell工作时间进行跟踪的信号；
13、所述行跟踪模拟电路使用n对nmos管来模拟字线wl在静态随机存储器sram存储阵列中一行中n个单元cell的打开时间，n对nmos管的栅极分别连接在行跟踪开始信号上，所述行跟踪开始信号由全局工作时钟信号经过所述行译码电路确定是哪一行的单元cell工作后产生高电平，n对nmos管的源极和漏极都连接在接地信号上，在n对nmos管充电完成后，给出行跟踪完成反馈信号；
14、所述列跟踪模拟电路使用m个nmos管来模拟位线bl在静态随机存储器sram存储阵列中一列m个单元的读写工作时间,列跟踪开始信号分别输入m个nmos管的源极端，m个nmos管的栅极和漏极均连接在接地信号上；
15、所述列跟踪开始信号由行跟踪完成反馈信号触发给出列跟踪开始信号；
16、所述列跟踪开始信号在对m个nmos管充电完成后完成跟踪，给出下降沿的触发信号。
17、进一步地，所述列跟踪完成信号通过两级反相器，给出下降沿触发信号rstb1。
18、本专利技术还提供了一种fpga bram时序脉宽控制电路，包括时钟电路模块、脉宽控制电路模块、跟踪电路模块；
19、所述时钟电路模块用于在原始时钟信号上升沿经与bram工作使能信号men、上电清零信号por_reset信号在组合逻辑开关的组合下形成使bram开始工作的工作时钟信号clk1；
20、所述跟踪电路模块用于对bram中静态随机存储器sram的存储单元读写工作时长进行跟踪，并在跟踪完成后给出使全局工作时钟电平下拉的触发信号给脉宽控制电路模块；
21、所述脉宽控制电路模块用于根据触发信号对所述工作时钟信号clk1处于高电平的脉冲长度进行控制，形成全局工作时钟信号；
22、所述时钟电路模块的输出端与脉宽控制电路模块连接，所述脉宽控制电路模块的输出端给出全局工作时钟信号，所述脉宽控制电路模块的输出端同时还输入到跟踪电路，所述跟踪电路模块的输出端输入到脉宽控制电路模块。
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1.一种FPGA BRAM时序脉宽控制方法，其特征在于，包括以下步骤：
2.根据权利要求1的一种FPGA BRAM时序脉宽控制方法，其特征在于，带有低电平保持器的第一反相器（1）包括由第一NMOS管（11）和第一PMOS管（12）组成的第四反相器（10）、第二NMOS管（13）和第五反相器（14），在所述第一NMOS管（11）的源极端接第二NMOS管（13）的漏极，第二NMOS管（13）的源极接地，且第四反相器（10）的输出端接第五反相器（14）后输入第二NMOS管（13）的栅极，第四反相器（10）的输出端接第二反相器（2）的输出端后输入第三反相器（3）形成全局工作时钟信号clkint1。
3.根据权利要求2的一种FPGA BRAM时序脉宽控制方法，其特征在于，带有高电平保持器的第二反相器（2）包括由第三NMOS管（21）和第三PMOS管（22）组成的第六反相器（20）、第二PMOS管（23）和第七反相器（24），在所述第三PMOS管（22）的源极端接第二PMOS管（23）的漏极，第二PMOS管（23）的源极连接电源，且第六反相器（20）的输出端接第七反相
4.根据权利要求1至3任一项所述的一种FPGA BRAM时序脉宽控制方法，其特征在于，所述跟踪电路的电路结构包括行译码电路、行跟踪模拟电路、和列跟踪模拟电路；
5.根据权利要求4所述的一种FPGA BRAM时序脉宽控制方法，其特征在于，所述列跟踪完成信号通过两级反相器，给出下降沿触发信号Rstb1。
6.一种FPGA BRAM时序脉宽控制电路，其特征在于，包括时钟电路模块、脉宽控制电路模块、跟踪电路模块；
...【技术特征摘要】
1.一种fpga bram时序脉宽控制方法，其特征在于，包括以下步骤：
2.根据权利要求1的一种fpga bram时序脉宽控制方法，其特征在于，带有低电平保持器的第一反相器（1）包括由第一nmos管（11）和第一pmos管（12）组成的第四反相器（10）、第二nmos管（13）和第五反相器（14），在所述第一nmos管（11）的源极端接第二nmos管（13）的漏极，第二nmos管（13）的源极接地，且第四反相器（10）的输出端接第五反相器（14）后输入第二nmos管（13）的栅极，第四反相器（10）的输出端接第二反相器（2）的输出端后输入第三反相器（3）形成全局工作时钟信号clkint1。
3.根据权利要求2的一种fpga bram时序脉宽控制方法，其特征在于，带有高电平保持器的第二反相器（2）包括由第三nmos管（21）和第三pmos管（22）组成的第六反相器（20...
【专利技术属性】
技术研发人员：周冬冬，韦援丰，蔡刚，魏育成，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：
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