【技术实现步骤摘要】
本申请涉及半导体封装，尤其涉及一种半导体封装以及用于识别堆叠结构中多个集成电路基板的方法。
技术介绍
1、为了进一步提升系统性能、集成密度(integration density)、信号传输速度及数据处理量，越来越多电子产品采用三维半导体封装(three-dimensional semiconductorpackaging，3d semiconductor packaging)技术。三维半导体封装技术包括芯片对芯片堆叠(chip-on-chip stacking)、芯片对晶圆堆叠(chip-on-wafer，cow)，以及晶圆对晶圆(wafer-on-wafer，wow)堆叠。举例来说，晶圆对晶圆堆叠可通过垂直连接多个晶圆，实现多个芯片的垂直整合。在高性能计算(high-performance computing)的应用中，晶圆对晶圆堆叠可通过垂直整合多个处理器芯片与存储器芯片，来提高计算速度和数据吞吐量。此外，晶圆对晶圆堆叠可应用在存储器装置，以提高存储密度和读写速度。
技术实现思路
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【技术保护点】
1.一种半导体封装，包括：
2.根据权利要求1所述的半导体封装，其中所述多个集成电路基板各自的识别电路是以所述多个集成电路基板的空间布置顺序，依序产生各自的标识符。
3.根据权利要求1所述的半导体封装，其中所述多个集成电路基板包括：
4.根据权利要求3所述的半导体封装，其中所述第一集成电路基板的识别电路包括第一耦合电路，所述第二集成电路基板的识别电路包括第二耦合电路；所述激励信号通过所述第一耦合电路与所述第二耦合电路之间的无线耦合，从所述第一集成电路基板发送至所述第二集成电路基板。
5.根据权利要求4所述的半导体封装，其...
【技术特征摘要】
1.一种半导体封装，包括：
2.根据权利要求1所述的半导体封装，其中所述多个集成电路基板各自的识别电路是以所述多个集成电路基板的空间布置顺序，依序产生各自的标识符。
3.根据权利要求1所述的半导体封装，其中所述多个集成电路基板包括：
4.根据权利要求3所述的半导体封装，其中所述第一集成电路基板的识别电路包括第一耦合电路，所述第二集成电路基板的识别电路包括第二耦合电路；所述激励信号通过所述第一耦合电路与所述第二耦合电路之间的无线耦合，从所述第一集成电路基板发送至所述第二集成电路基板。
5.根据权利要求4所述的半导体封装，其中所述第一耦合电路与所述第二耦合电路均为电感性耦合电路或电容性耦合电路。
6.根据权利要求3所述的半导体封装，其中所述第一集成电路基板的识别电路包括：存储装置，用以储存所述第一集成电路基板的标识符；
7.根据权利要求3所述的半导体封装，其中所述第二集成电路基板的识别电路用以于所述第二集成电路基板尚未被识别时，回应所述激励信号来产生所述第二集成电路基板的标识符；当所述第二集成电路基板已被识别时，所述第二集成电路基板的标识符不会被所述激励信号修改。
8.根据权利要求3所述的半导体封装，其中所述第二集成电路基板的识别电路包括：。
9.根据权利要求1所述的半导体封装，其中所述导电结构包括：
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【专利技术属性】
技术研发人员：陈文良，马林，
申请(专利权)人：爱普科技股份有限公司，
类型：发明
国别省市：
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