用于高级集成电路结构制造的具有钼衬层和钨填充物的导线制造技术

本公开的实施例涉及集成电路结构制造领域。在示例中，一种集成电路结构包括多条导线，所述多条导线的各条导线具有包括钼(Mo)的衬层以及包括钨(W)的填充物。所述集成电路结构还包括层间电介质(ILD)结构，所述ILD结构的一些部分位于所述多条导线的相邻导线之间。

【技术实现步骤摘要】

本公开的实施例涉及高级集成电路结构制造领域，尤其涉及用于集成电路结构制造和所得结构的导线方案。

技术介绍

1、过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放至越来越小的特征使得在半导体芯片的有限面积上能够实现增大密度的功能单元。例如，缩小晶体管的尺寸允许将更大数量的存储器或逻辑器件结合到芯片上，从而制造出具有增大容量的产品。然而，对越来越大容量的驱动并非毫无问题。优化每个器件性能的必要性变得越来越大。

2、常规和当前已知制造工艺中的变化可能会限制将它们进一步扩展到15纳米节点或亚15纳米节点范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新技术或整合新技术，或者取代当前制造工艺。

技术实现思路

【技术保护点】

1.一种集成电路结构，包括：

2.根据权利要求1所述的集成电路结构，其中，包括钼(Mo)的所述衬层具有在2-5纳米范围内的厚度。

3.根据权利要求1或2所述的集成电路结构，其中，包括钼(Mo)的所述衬层包括大于98原子百分比的Mo。

4.根据权利要求1或2所述的集成电路结构，其中，包括钨(W)的所述填充物包括大于98原子百分比的W。

5.根据权利要求1或2所述的集成电路结构，其中，包括钼(Mo)的所述衬层是热原子层沉积(ALD)衬层、等离子体ALD衬层、物理气相沉积(PVD)衬层或有机ALD衬层，并且其中，包括钨(W)的所述填充物是化学气相...

【技术特征摘要】

1.一种集成电路结构，包括：

2.根据权利要求1所述的集成电路结构，其中，包括钼(mo)的所述衬层具有在2-5纳米范围内的厚度。

3.根据权利要求1或2所述的集成电路结构，其中，包括钼(mo)的所述衬层包括大于98原子百分比的mo。

4.根据权利要求1或2所述的集成电路结构，其中，包括钨(w)的所述填充物包括大于98原子百分比的w。

5.根据权利要求1或2所述的集成电路结构，其中，包括钼(mo)的所述衬层是热原子层沉积(ald)衬层、等离子体ald衬层、物理气相沉积(pvd)衬层或有机ald衬层，并且其中，包括钨(w)的所述填充物是化学气相沉积(cvd)填充物。

6.一种集成电路结构，包括：

7.根据权利要求6所述的集成电路结构，其中，所述多条导线中的所述第一导线包括没有导电阻挡部的导电填充物。

8.根据权利要求6或7所述的集成电路结构，其中，包括钼(mo)的所述衬层具有在2-5纳米范围内的厚度。

9.根据权利要求6或7所述的集成电路结构，其中，包括钼(mo)的所述衬层包括大于...

【专利技术属性】
技术研发人员：J·S·莱布，D·B·奥布莱恩，J·扎韦斯托斯基，H·K·金，C·基尔罗伊，C·福格尔什派格，A·戈萨维，A·巴特拉伊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：