半导体器件及其制备方法技术

技术编号:43851133 阅读:16 留言:0更新日期:2024-12-31 18:43
本申请公开了一种半导体器件及其制备方法,该制备方法包括:提供基底,在所述基底内形成沟槽,在所述沟槽内的下部空间形成屏蔽栅结构,其中,所述屏蔽栅结构包括屏蔽栅以及位于所述屏蔽栅和所述沟槽的内表面之间的第一栅介质层;在所述沟槽中形成具有一凹槽的第一栅间介质层及位于所述凹槽中的晶硅层,所述第一栅间介质层覆盖所述屏蔽栅结构顶部及部分所述沟槽侧壁且围成所述凹槽;氧化所述晶硅层和所述沟槽被暴露的内表面,以形成第二栅间介质层和第二栅介质层;在所述沟槽中形成栅极。根据本申请的半导体器件及其制备方法,可以显著提升半导体器件的可靠性。

【技术实现步骤摘要】

本申请涉及半导体,具体而言涉及一种半导体器件及其制备方法


技术介绍

1、具有屏蔽栅的半导体器件中屏蔽栅与栅极之间有栅间介质层,栅间介质层通常由氧化硅等组成,栅间介质层的厚度与致密度决定了屏蔽栅与栅极的漏电流和栅间电容。

2、对于沟槽型屏蔽栅器件,其栅间介质层通常通过hdpcvd(high density plasmachemical vapor deposition,高密度等离子体化学气相沉积)工艺在沟槽中填充氧化硅并进行回刻蚀形成,或,通过一步成型工艺形成,也即,对多晶硅屏蔽栅进行热氧化形成栅间介质层。

3、hdpcvd工艺对填充前的深宽比有较高要求,对于高深宽比的沟槽结构,形成的栅间介质层中易出现孔洞,影响栅间介质层质量的稳定性,导致栅间漏电流和栅间电容增大,且需要形成额外的掩膜层,工艺复杂;而一步成型工艺形成的栅间介质层的最大厚度受到多晶硅屏蔽栅的热氧化厚度限制,容易出现厚度不足的情况,导致栅间漏电流和栅间电容增大,可靠性较差。

4、因此需要进行改进,以至少部分地解决上述问题。


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技术实本文档来自技高网...

【技术保护点】

1.一种半导体器件的制备方法,其特征在于,包括:

2.根据权利要求1所述的制备方法,其特征在于,

3.根据权利要求1所述的制备方法,其特征在于,

4.根据权利要求3所述的制备方法,其特征在于,

5.根据权利要求1所述的制备方法,其特征在于,

6.根据权利要求3-5中任一项所述的制备方法,其特征在于,

7.根据权利要求3-5中任一项所述的制备方法,其特征在于,

8.根据权利要求1所述的制备方法,其特征在于,

9.根据权利要求1所述的制备方法,其特征在于,

10.一种半导体器件,其特征...

【技术特征摘要】

1.一种半导体器件的制备方法,其特征在于,包括:

2.根据权利要求1所述的制备方法,其特征在于,

3.根据权利要求1所述的制备方法,其特征在于,

4.根据权利要求3所述的制备方法,其特征在于,

5.根据权利要求1所述的制备方法,其特征在于,

6.根据权利要求3-5中任一...

【专利技术属性】
技术研发人员:刘长灵袁家贵王珏
申请(专利权)人:芯联越州集成电路制造绍兴有限公司
类型:发明
国别省市:

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