三维结构GaN集成电路芯片及其制备方法技术

本发明专利技术公开了一种三维结构GaN集成电路芯片及其制备方法，该芯片包括：GaN基底和从下之上依次交错层叠的多级布线介质层和隔离介质层，在第n级的布线介质层和第n‑1级的隔离介质层之间夹设有至少一个第n级集成电路，n为正整数，第0级的隔离介质层为基底介质层；在第n级的隔离介质层上设置有至少一个贯穿第n级的隔离介质层并连通第n+1级集成电路、第n级集成电路的第n级第一通孔；第n+1级集成电路、第n级集成电路基于第n级第一通孔，通过导线或者金属键合作用相连。本发明专利技术提供的芯片通过三维布线能够提高晶圆的利用率和集成度。

【技术实现步骤摘要】

本专利技术属于半导体芯片，具体涉及一种三维结构gan集成电路芯片及其制备方法。

技术介绍

1、近年来，为了满足更高功率和更高频率电子器件以及集成电路日益小型化的趋势，以氮化镓gan为代表的第三代半导体材质的设计和制备工艺取得了长足的进展。gan是一种新型宽禁带半导体材质，其禁带宽度较宽，带来了耐高压、抗击穿、抗辐射的特性，特别适用于功率较高的射频电子器件。随着氮化镓p型掺杂技术和分子束外延工艺的发展，gan基高电子迁移率晶体管(high electron mobility transistor,hemt)逐渐成为gan材质在集成电路中应用的主流。其原理是通过构造algan/gan异质结，将二维电子气限制在阻碍较小的gan层中，以实现室温下极高的电子迁移率、峰值电子速度和饱和电子速度，从而获得远高于第二代半导体mosfet器件的优势。然而，随着集成度要求不断提高和gan晶圆上有源区数量的不断增加，在单层hemt器件上布线不仅浪费了大量昂贵的gan晶圆空间，还不利于集成度的增加。目前氮化镓单片电路中有源区所占的晶圆面积仅10％，剩余的空间全部用在布线上，造成了本文档来自技高网...

【技术保护点】

1.一种三维结构GaN集成电路芯片，其特征在于，包括：

2.根据权利要求1所述的三维结构GaN集成电路芯片，其特征在于，所述基底介质层、所述布线介质层、所述隔离介质层的材质均包括SiO2。

3.根据权利要求1所述的三维结构GaN集成电路芯片，其特征在于，所述GaN基板包括：从下至上依次层叠的衬底、缓冲层、沟道层、势垒层、第一钝化层、第二钝化层；

4.根据权利要求3所述的三维结构GaN集成电路芯片，其特征在于，所述布线介质层和隔离介质层的级数N为大于或者等于2的正整数。

5.根据权利要求4所述的三维结构GaN集成电路芯片，其特征在于，所述基底...

【技术特征摘要】

1.一种三维结构gan集成电路芯片，其特征在于，包括：

2.根据权利要求1所述的三维结构gan集成电路芯片，其特征在于，所述基底介质层、所述布线介质层、所述隔离介质层的材质均包括sio2。

3.根据权利要求1所述的三维结构gan集成电路芯片，其特征在于，所述gan基板包括：从下至上依次层叠的衬底、缓冲层、沟道层、势垒层、第一钝化层、第二钝化层；

4.根据权利要求3所述的三维结构gan集成电路芯片，其特征在于，所述布线介质层和隔离介质层的级数n为大于或者等于2的正整数。

5.根据权利要求4所述的三维结构gan集成电路芯片，其特征在于，所述基底介质层的厚度小于或者等于0.4μm，第1级布线介质层的厚度小于或者等于1μm，第1级隔离介质层的厚度小于或者等于0.5μm，第2级布线介质层的厚度小于或者等于1μm，第2级隔离介质层...

【专利技术属性】
技术研发人员：卢阳，苏禹森，马晓华，刘昕，邓龙格，赵子越，冯婷，丁振恺，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：