一种基于SRAM的可实现核间互连的ACIM架构电路制造技术

本发明专利技术公开了一种基于SRAM的可实现核间互连的ACIM架构电路，其由多个互相通信的计算内核电路共同组成，计算内核电路包括基于双端口并行权重读取（DPW）策略的DPW‑CIM宏电路和近内存可扩展通信模块（NM‑eCM）电路。DPW‑CIM宏电路在SRAM模式下对存储单元内的权重进行读、写操作；在CIM模式下通过双端口并行权重读取策略进行多比特乘加操作。NM‑eCM电路则通过“优先级”判断机制与相邻广播通信的方式，实现了DPW‑CIM宏电路之间的互连网络。该架构电路旨在提升用于加速神经网络计算的ACIM架构的工作效率、数据吞吐量和通用扩展性，适用于不同规模神经网络模型的推理加速任务。

【技术实现步骤摘要】

本专利技术涉及电子电路，具体涉及一种基于sram的可实现核间互连的acim架构电路。

技术介绍

1、深度神经网络在物联网和人工智能任务中得到了广泛应用。然而，经典的冯·诺依曼架构系统由于“内存墙”问题，无法满足低延迟和低功耗的需求。相比之下，存算一体（cim）架构允许数据直接在内存中处理，使其成为ai边缘设备的更合适选择。目前，基于静态随机存取存储器（sram）的cim架构因其有望提供的能效高、高集成度和灵活的可扩展性，正处于积极开发阶段。

2、对于基于sram的cim架构，模拟存算一体（acim）架构因其高能效而备受关注。然而，从早期仅支持二进制权重网络（bwn）的acim宏，到最近为多比特网络设计的解决方案，acim宏在阵列规模、准确性和面积开销之间始终存在权衡。ai任务倾向于采用高吞吐量的cim宏，但为了满足这一需求扩展内存阵列，带来了两个主要挑战：1）难以维持合理的信号裕度；2）模数/数模转换器（adc/dac）导致的面积和功耗开销增加。然而，这些工作仍然没有很好地解决计算单元电路内部信息存在冗余的问题，在输入传输上的鲁棒性也较弱。...

【技术保护点】

1.一种基于SRAM的可实现核间互连的ACIM架构电路，其特征在于，所述ACIM架构电路包括多个完全相同且互相通信的计算内核电路：所述计算内核电路包括双端口并行权重读取的CIM宏电路和近内存可扩展通信模块电路；

2.根据权利要求1所述的ACIM架构电路，其特征在于，所述CIM宏电路工作在SRAM模式下时，用于将外部输入的权重数据写入计算阵列电路或从计算阵列电路中读取权重数据；

3.根据权利要求1所述的ACIM架构电路，其特征在于，所述混合驱动电路在SRAM模式下，用于对权重数据进行采样、写入/读取操作；在CIM模式下，用于对输入数据进行分比特轨到轨驱动，并激活相应...

【技术特征摘要】

1.一种基于sram的可实现核间互连的acim架构电路，其特征在于，所述acim架构电路包括多个完全相同且互相通信的计算内核电路：所述计算内核电路包括双端口并行权重读取的cim宏电路和近内存可扩展通信模块电路；

2.根据权利要求1所述的acim架构电路，其特征在于，所述cim宏电路工作在sram模式下时，用于将外部输入的权重数据写入计算阵列电路或从计算阵列电路中读取权重数据；

3.根据权利要求1所述的acim架构电路，其特征在于，所述混合驱动电路在sram模式下，用于对权重数据进行采样、写入/读取操作；在cim模式下，用于对输入数据进行分比特轨到轨驱动，并激活相应字线以执行多比特mac操作。

4.根据权利要求1所述的acim架构电路，其特征在于，所述计算阵列电路包括4个双比特权重并行mac计算行，外部输入的8比特权重在sram模式下被分为4段2比特数据，分别写进所述计算阵列电路的4个计算行内；每个所述计算行由32个双端口并行权重读取计算单元电路组成；计算单元电路独立完成乘法，各计算单元电路的结果在全局计算位线对gbl/gblb上自然加和。

5. 根据权利要求4所述的acim架构电路，其特征在于，所述计算单元电路由8个6tsram单元以及本地乘法电路组成，所述8个6t sram单元最多能够存储4...

【专利技术属性】
技术研发人员：朱晓雷，黄竞韬，蔡望禧，任杰，
申请(专利权)人：浙江大学，
类型：发明
国别省市：